[發(fā)明專利]半導(dǎo)體裝置的形成方法有效
| 申請?zhí)枺?/td> | 201710193189.4 | 申請日: | 2017-03-28 |
| 公開(公告)號: | CN107527798B | 公開(公告)日: | 2022-01-04 |
| 發(fā)明(設(shè)計(jì))人: | 蔡騰群;盧永誠;陳盈淙;包天一 | 申請(專利權(quán))人: | 臺灣積體電路制造股份有限公司 |
| 主分類號: | H01L21/033 | 分類號: | H01L21/033;H01L21/308 |
| 代理公司: | 隆天知識產(chǎn)權(quán)代理有限公司 72003 | 代理人: | 馮志云;王芝艷 |
| 地址: | 中國臺*** | 國省代碼: | 臺灣;71 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 半導(dǎo)體 裝置 形成 方法 | ||
一種半導(dǎo)體裝置的形成方法,包括形成第一絕緣層于基板上,第一絕緣層具有非平坦(non?planar)的頂表面,且第一絕緣層具有第一蝕刻速率。上述方法亦包括形成第二絕緣層于第一絕緣層上,第二絕緣層具有非平坦的頂表面,且第二絕緣層具有第二蝕刻速率,上述第二蝕刻速率大于上述第一蝕刻速率。上述方法亦包括研磨第二絕緣層以移除部分的第二絕緣層,以及非選擇性地凹蝕第一絕緣層及第二絕緣層。
技術(shù)領(lǐng)域
本公開涉及一種半導(dǎo)體裝置的形成方法,且特別涉及一種形成多層掩模(multi-layer mask)的方法。
背景技術(shù)
集成電路的制造通常包括多個(gè)光微影工藝。隨著集成電路的尺寸大幅縮小,需要更嚴(yán)格地控制集成電路的臨界尺寸。臨界尺寸為晶片中晶體管的柵極電極的最小寬度。可參照上述臨界尺寸形成金屬層。
在傳統(tǒng)的工藝中為了控制臨界尺寸(其基本上控制了所形成的特征的尺寸),于晶片上會形成三層掩模(tri-layer mask)。上述三層掩模包括底層、底層上的中間層、以及中間層上的光致抗蝕劑。使用光微影光掩模曝光上述光致抗蝕劑,上述光微影光掩模包括不透光的圖案及透光的圖案。接著,經(jīng)由顯影步驟圖案化上述光致抗蝕劑。圖案化的光致抗蝕劑被用來充當(dāng)上述中間層的蝕刻掩模。接著,圖案化的中間層被用來充當(dāng)蝕刻上述底層的蝕刻掩模。圖案化的底層被用來充當(dāng)蝕刻其下方膜層的蝕刻掩模。
發(fā)明內(nèi)容
本公開包括一種半導(dǎo)體裝置的形成方法,其包括形成第一絕緣層于基板之上,上述第一絕緣層具有非平坦的頂表面,上述第一絕緣層具有第一蝕刻速率;形成第二絕緣層于第一絕緣層上,上述第二絕緣層具有非平坦的頂表面,上述第二絕緣層具有第二蝕刻速率,上述第二蝕刻速率大于第一蝕刻速率;研磨第二絕緣層,上述的研磨步驟移除了部分的第二絕緣層;以及非選擇性地凹蝕第一絕緣層及第二絕緣層。
本公開亦包括一種半導(dǎo)體裝置的形成方法,其包括形成目標(biāo)結(jié)構(gòu)于基板上;形成第一富碳層于上述目標(biāo)結(jié)構(gòu)之上,上述第一富碳層具有第一蝕刻速率;對第一富碳層進(jìn)行退火處理;形成絕緣層于第一富碳層之上,上述絕緣層具有第二蝕刻速率,上述第二蝕刻速率大于第一蝕刻速率;對上述絕緣層進(jìn)行退火處理;研磨上述絕緣層直到至少露出部分的上述第一富碳層;以及非選擇性地蝕刻上述第一富碳層及絕緣層。
本公開亦包括一種半導(dǎo)體裝置的形成方法,其包括以第一旋涂碳材料(SOC)涂布基板,上述第一旋涂碳材料具有非平坦的頂表面;在上述第一旋涂碳材料上進(jìn)行第一退火工藝;形成絕緣層于第一旋涂碳材料上,上述絕緣層具有非平坦的頂表面;在上述絕緣層上進(jìn)行第二退火工藝;在上述絕緣層上進(jìn)行化學(xué)機(jī)械研磨工藝,在上述化學(xué)機(jī)械研磨工藝之后,至少部分的絕緣層殘留于第一旋涂碳材料之上;以及非選擇性地薄化上述第一旋涂碳材料以及絕緣層以形成薄化的第一旋涂碳材料,上述薄化的第一旋涂碳材料具有平坦的頂表面。
附圖說明
以下將配合所附附圖詳述本公開的各面向。應(yīng)注意的是,依據(jù)在業(yè)界的標(biāo)準(zhǔn)做法,各種特征并未按照比例繪制且僅用以說明例示。事實(shí)上,可能任意地放大或縮小元件的尺寸,以清楚地表現(xiàn)出本公開的特征。
圖1A-圖1E是根據(jù)本公開的一些實(shí)施例繪示出形成多層掩模時(shí)的各個(gè)處理步驟的剖面圖。
圖2為根據(jù)本公開的一些實(shí)施例所繪示的形成多層掩模的方法的流程圖。
圖3A-圖3F是根據(jù)本公開的一些實(shí)施例繪示出形成多層掩模時(shí)的各個(gè)處理步驟的剖面圖。
圖4為根據(jù)本公開的一些實(shí)施例所繪示的形成多層掩模的方法的流程圖。
附圖標(biāo)記說明:
100、300~半導(dǎo)體結(jié)構(gòu)
101~基底層
103~目標(biāo)結(jié)構(gòu)
105~基板
107~有源及/或無源裝置
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H01L 半導(dǎo)體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導(dǎo)體或固體器件或其部件的方法或設(shè)備
H01L21-02 .半導(dǎo)體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個(gè)器件所使用的除半導(dǎo)體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導(dǎo)體或電固體器件的裝置;專門適合于在半導(dǎo)體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個(gè)固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





