[發明專利]封裝結構及其形成方法

有效

• 申請號: 201710187480.0
• 申請日: 2017-03-27
• 公開（公告）號: CN108666277B
• 公開（公告）日: 2020-03-10
• 發明（設計）人: 殷原梓
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/528;H01L21/56
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種封裝結構及其形成方法，封裝結構包括：包括芯片區域以及環繞芯片區域的外圍區域的晶圓；位于芯片區域以及外圍區域的晶圓上的第一鈍化層；位于芯片區域的第一鈍化層上的若干分立的鋁電極層；位于第一鈍化層上的第二鈍化層，第二鈍化層覆蓋鋁電極層的頂部和側壁；位于芯片區域和外圍區域的第二鈍化層上的聚合物隔離層；位于芯片區域的聚合物隔離層中的金屬再布線層，且金屬再布線層與所述鋁電極層電連接；位于外圍區域的聚合物隔離層中的阻擋墻結構且阻擋墻結構環繞芯片區域的鋁電極層。本發明避免或抑制了所述鋁電極層臺階拐角區域的第二鈍化層開裂問題，從而防止鋁電極層被暴露出來，進而改善封裝結構的性能。

技術領域

本發明涉及半導體制造技術領域，特別涉及一種封裝結構及其形成方法。

背景技術

晶圓級BGA(Wafer Lever BGA，WLBGA)封裝以BGA(Ball Grid Array) 技術為基礎，是一種經過改進和提高的CSP封裝技術。晶圓級BGA技術以晶圓為加工對象，在晶圓上同時對多個芯片進行封裝、老化以及測試，然后切割晶圓形成單個器件，該單個器件可以直接貼裝至基板或者印刷電路板上。

晶圓級BGA技術具有封裝尺寸小且支持的鍵合需求廣的優點，使得晶圓級BGA技術的應用越來越廣，以晶圓級BGA技術封裝獲得的產品需求量也越來越大。

然而，采用上述封裝技術獲得的封裝結構的性能有待提高，尤其是封裝結構在經歷uHAST(ubias Highly Accelerated Stress Test)之后，封裝結構的性能變差的問題更加嚴重。

發明內容

本發明解決的問題是提供一種封裝結構及其形成方法，改善封裝結構的性能。

為解決上述問題，本發明提供一種封裝結構，包括：晶圓，所述晶圓包括芯片區域以及環繞所述芯片區域的外圍區域；位于所述芯片區域以及外圍區域的晶圓上的第一鈍化層；位于所述芯片區域的部分第一鈍化層上的若干分立的鋁電極層；位于所述第一鈍化層上的第二鈍化層，所述第二鈍化層覆蓋所述鋁電極層的頂部和側壁；位于所述芯片區域和外圍區域的第二鈍化層上的聚合物隔離層；位于所述芯片區域的聚合物隔離層中的金屬再布線層，且所述金屬再布線層與所述鋁電極層電連接；位于所述外圍區域的聚合物隔離層中的阻擋墻結構，所述阻擋墻結構位于所述外圍區域的第一鈍化層上，且所述阻擋墻結構環繞所述芯片區域的鋁電極層。

本發明還提供一種封裝結構的形成方法，包括：提供晶圓，所述晶圓包括芯片區域以及環繞所述芯片區域的外圍區域；在所述芯片區域以及外圍區域的晶圓上形成第一鈍化層；在所述芯片區域的第一鈍化層上形成若干分立的鋁電極層；在所述第一鈍化層上形成第二鈍化層，所述第二鈍化層覆蓋所述鋁電極層頂部和側壁；在所述芯片區域和外圍區域的第二鈍化層上形成聚合物隔離層；在所述芯片區域的聚合物隔離層中形成金屬再布線層，且所述金屬再布線層與所述鋁電極層電連接；在所述外圍區域的聚合物隔離層中形成阻擋墻結構，所述阻擋墻結構位于所述外圍區域的第二鈍化層上，且所述阻擋墻結構環繞所述芯片區域的鋁電極層。

與現有技術相比，本發明的技術方案具有以下優點：

本發明提供一種結構性能優越的封裝結構，包括位于芯片區域以及外圍區域的晶圓上的第一鈍化層；位于所述芯片區域的第一鈍化層上的若干分立的鋁電極層；位于所述第一鈍化層上的第二鈍化層，所述第二鈍化層覆蓋所述鋁電極層的頂部和側壁；位于所述第二鈍化層上的聚合物隔離層，所述聚合物隔離層起到電絕緣的作用；位于所述芯片區域的聚合物隔離層中的金屬再布線層，所述金屬再布線層與所述鋁電極層電連接；位于所述外圍區域的聚合物隔離層中的阻擋墻結構，所述阻擋墻結構位于所述外圍區域的第一鈍化層上，且所述阻擋墻結構環繞所述芯片區域的鋁電極層。所述阻擋墻結構起到阻擋應力傳遞至芯片區域內的作用，尤其是可以阻擋應力傳遞至鋁電極層臺階拐角區域的第二鈍化層內，從而避免所述臺階拐角區域的第二鈍化層在應力老化以及外界應力影響的作用下發生開裂問題，進而避免所述鋁電極層臺階拐角區域被暴露出來，改善封裝結構的性能。