[發明專利]處理器和指令調度方法

有效

• 申請號: 201710169572.6
• 申請日: 2017-03-21
• 公開（公告）號: CN108628639B
• 公開（公告）日: 2021-02-12
• 發明（設計）人: 京昭倫;高也;稲守真理
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F9/30
• 代理公司: 北京三高永信知識產權代理有限責任公司 11138
• 代理人: 羅振安

一種處理器和指令調度方法，屬于計算機技術領域。處理器支持X路交織多線程，X為大于1的整數。該處理器包括譯碼單元和處理單元。譯碼單元用于在每一個循環周期內，從預定義的Z個線程的每一個線程中分別獲取一條指令，對獲取的Z條指令進行譯碼得到Z個譯碼結果，并將Z個譯碼結果發送給處理單元；其中，每一個循環周期包括X個發送周期，每一個發送周期向處理單元發送一個譯碼結果，Z個譯碼結果中可存在譯碼結果被譯碼單元在多個發送周期內重復發送，1≤Z＜X或Z＝X，Z為整數。處理單元用于根據譯碼結果執行指令。本申請實施例提供的技術方案，使得處理單元得到充分利用，從而確保處理單元的高使用效率，其性能能夠得到充分利用。

技術領域

本申請涉及計算機技術領域，特別涉及一種處理器和指令調度方法。

背景技術

處理器通常采用流水線技術來加快處理速度。如果流水線中即將執行的指令需要依賴于前面指令的執行結果，而前一指令卻并未完成時，會導致該指令無法立刻開始執行，此時，所引發的沖突可以稱為數據冒險(data hazard)，進而導致處理上的指令處理延時。在現有技術中，采用交織多線程(Interleaved Multi-Threading，IMT)技術來解決流水線上因數據冒險而引起的指令處理延時。

IMT技術是一種利用線程級并行性(Thread Level Parallelism，TLP)的指令調度機制。請參考圖1，其示出了一個支持4路IMT的處理器的指令調度過程的示意圖。也即，該處理器支持的最大線程數量X為4。處理器包括指令譯碼器(instruction decoder)和數據通路(data path)；其中，指令譯碼器用于對指令進行譯碼得到譯碼結果并將譯碼結果發送給數據通路，數據通路用于根據譯碼結果執行指令。如圖1所示，PC0、PC1、PC2和PC3分別表示4個獨立線程的程序計數器(Program Counter，PC)。指令譯碼器按照如下順序調度各個線程中的指令：在第1個時間周期，譯碼單元獲取PC0對應的線程中的第1條指令并對其譯碼；在第2個時間周期，譯碼單元獲取PC1對應的線程中的第1條指令并對其譯碼；在第3個時間周期，譯碼單元獲取PC2對應的線程中的第1條指令并對其譯碼；在第4個時間周期，譯碼單元獲取PC3對應的線程中的第1條指令并對其譯碼；之后，在第5個時間周期，譯碼單元重新返回PC0，獲取PC0對應的線程中的第2條指令并對其譯碼，以此循環。

這樣，對于同一個線程中的前后兩條指令來說，這兩條指令之間會有若干個時間周期的緩沖期。例如對于圖1所示的支持4路IMT的處理器來說，同一個線程中的前后兩條指令之間存在3個時間周期的緩沖期。當后一條指令開始執行的時候，前一條指令已經完成數據寫回操作，因此不會產生數據冒險。并且，在同一個線程中的前后兩條指令之間的緩沖期內，流水線一直被其它線程所使用，因此流水線也保持了很高的使用效率。

上文介紹的現有的IMT技術可以稱為靜態IMT(Static IMT，S-IMT)技術。S-IMT技術也存在著如下的技術問題：

當處理器實際執行的線程數量Z小于其支持的最大線程數量X時，指令譯碼器仍然按照上述固定順序在X個線程中循環調度指令。結合參考圖2，仍然以支持4路IMT的處理器為例，當處理器實際執行的線程數量Z為2時，指令譯碼器的指令調度順序仍然如上所述，在PC0、PC1、PC2和PC3對應的4個線程中循環往復。由于PC2和PC3并沒有對應的線程在執行，因此在每一輪循環過程中總有2個時間周期內指令譯碼器不執行譯碼操作，也不向數據通路發送譯碼結果，進而導致數據通路也存在不執行指令的空閑時段。

因此，對于現有的采用S-IMT技術的處理器來說，當其實際執行的線程數量小于其支持的最大線程數量時，無法充分利用數據通路，導致數據通路的使用效率降低，性能得不到充分利用。

發明內容

本申請實施例提供了一種處理器和指令調度方法，用以解決現有的采用S-IMT技術的處理器，當其實際執行的線程數量小于其支持的最大線程數量時，無法充分利用數據通路，導致數據通路的使用效率降低，性能得不到充分利用的問題。