[發(fā)明專利]處理器和指令調(diào)度方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201710169572.6
• 申請(qǐng)日: 2017-03-21
• 公開(kāi)（公告）號(hào): CN108628639B
• 公開(kāi)（公告）日: 2021-02-12
• 發(fā)明（設(shè)計(jì)）人: 京昭倫;高也;稲守真理
• 申請(qǐng)（專利權(quán)）人: 華為技術(shù)有限公司
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38;G06F9/30
• 代理公司: 北京三高永信知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11138
• 代理人: 羅振安

1.一種處理器，其特征在于，所述處理器支持X路交織多線程IMT，所述處理器包括：譯碼單元和處理單元，X為大于1的整數(shù)；

所述譯碼單元，用于在每一個(gè)循環(huán)周期內(nèi)，從預(yù)定義的Z個(gè)線程的每一個(gè)線程中分別獲取一條指令，對(duì)獲取的所述Z條指令進(jìn)行譯碼得到Z個(gè)譯碼結(jié)果，并將所述Z個(gè)譯碼結(jié)果發(fā)送給所述處理單元；其中，每一個(gè)循環(huán)周期包括X個(gè)發(fā)送周期，每一個(gè)發(fā)送周期向所述處理單元發(fā)送一個(gè)譯碼結(jié)果，所述Z個(gè)譯碼結(jié)果中可存在譯碼結(jié)果被所述譯碼單元在多個(gè)發(fā)送周期內(nèi)重復(fù)發(fā)送，1≤Z＜X，且Z為整數(shù)；

所述處理單元，用于根據(jù)所述譯碼結(jié)果執(zhí)行指令。

2.根據(jù)權(quán)利要求1所述的處理器，其特征在于，所述譯碼單元包括：指令譯碼器和X個(gè)程序計(jì)數(shù)器；

所述指令譯碼器，用于：

令k＝1，在第n個(gè)循環(huán)周期的第i個(gè)發(fā)送周期，根據(jù)第j個(gè)程序計(jì)數(shù)器的值，從所述預(yù)定義的Z個(gè)線程的第j個(gè)線程中獲取一條指令；其中，n、i、j的初始值為1，X是Z的整數(shù)倍；

更新所述第j個(gè)程序計(jì)數(shù)器的值，并對(duì)獲取的所述指令進(jìn)行譯碼得到所述第j個(gè)線程中的指令對(duì)應(yīng)的譯碼結(jié)果；

將所述第j個(gè)線程中的指令對(duì)應(yīng)的譯碼結(jié)果發(fā)送給所述處理單元；

令i＝i+1，判斷i是否大于X；

若i不大于X，則令k＝k+1，判斷k是否大于X/Z；若k不大于X/Z，則再次從所述將所述第j個(gè)線程中的指令對(duì)應(yīng)的譯碼結(jié)果發(fā)送給所述處理單元的步驟開(kāi)始執(zhí)行；若k大于X/Z，則令j＝j(luò)+1，k＝1，并再次從所述在第n個(gè)循環(huán)周期的第i個(gè)發(fā)送周期，根據(jù)第j個(gè)程序計(jì)數(shù)器的值，從所述預(yù)定義的Z個(gè)線程的第j個(gè)線程中獲取一條指令的步驟開(kāi)始執(zhí)行；

若i大于X，則令n＝n+1，i＝1，j＝1，k＝1，并再次從所述在第n個(gè)循環(huán)周期的第i個(gè)發(fā)送周期，根據(jù)第j個(gè)程序計(jì)數(shù)器的值，從所述預(yù)定義的Z個(gè)線程的第j個(gè)線程中獲取一條指令的步驟開(kāi)始執(zhí)行。

3.根據(jù)權(quán)利要求1所述的處理器，其特征在于，所述譯碼單元包括：指令譯碼器和X個(gè)程序計(jì)數(shù)器；

所述指令譯碼器，用于：

在第n個(gè)循環(huán)周期的第i個(gè)發(fā)送周期，根據(jù)第j個(gè)程序計(jì)數(shù)器的值，從所述預(yù)定義的Z個(gè)線程的第j個(gè)線程中獲取一條指令；其中，n、i、j的初始值為1，X是Z的整數(shù)倍；

更新所述第j個(gè)程序計(jì)數(shù)器的值，并對(duì)獲取的所述指令進(jìn)行譯碼得到所述第j個(gè)線程中的指令對(duì)應(yīng)的譯碼結(jié)果；

將所述第j個(gè)線程中的指令對(duì)應(yīng)的譯碼結(jié)果發(fā)送給所述處理單元；

令i＝i+1，比對(duì)i與X、Z之間的大小關(guān)系；

若i不大于Z，則令j＝j(luò)+1，并再次從所述在第n個(gè)循環(huán)周期的第i個(gè)發(fā)送周期，根據(jù)第j個(gè)程序計(jì)數(shù)器的值，從所述預(yù)定義的Z個(gè)線程的第j個(gè)線程中獲取一條指令的步驟開(kāi)始執(zhí)行；

若i大于Z且不大于X，令j＝i除Z的余數(shù)，并再次從所述將所述第j個(gè)線程中的指令對(duì)應(yīng)的譯碼結(jié)果發(fā)送給所述處理單元的步驟開(kāi)始執(zhí)行；

若i大于X，則令n＝n+1，i＝1，j＝1，并再次從所述在第n個(gè)循環(huán)周期的第i個(gè)發(fā)送周期，根據(jù)第j個(gè)程序計(jì)數(shù)器的值，從所述預(yù)定義的Z個(gè)線程的第j個(gè)線程中獲取一條指令的步驟開(kāi)始執(zhí)行。

4.根據(jù)權(quán)利要求1所述的處理器，其特征在于，所述處理器還包括：Z寄存器；

所述Z寄存器，用于存儲(chǔ)所述Z的值。

5.根據(jù)權(quán)利要求1所述的處理器，其特征在于，所述處理器還包括：模式寄存器；

所述模式寄存器，用于向所述譯碼單元指示指令調(diào)度模式，所述指令調(diào)度模式包括線程級(jí)并行性TLP模式、數(shù)據(jù)級(jí)并行性DLP模式、混合模式中的前兩種或全部三種；

其中，所述TLP模式是指Z＝X時(shí)所述譯碼單元的指令調(diào)度模式，所述DLP模式是指Z＝1時(shí)所述譯碼單元的指令調(diào)度模式，所述混合模式是指1＜Z＜X時(shí)所述譯碼單元的指令調(diào)度模式。