[發明專利]具有ESD保護元件的半導體裝置

有效

• 申請號: 201710160085.3
• 申請日: 2017-03-17
• 公開（公告）號: CN107204328B
• 公開（公告）日: 2021-09-24
• 發明（設計）人: 吉野英生
• 申請（專利權）人: 艾普凌科有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60;H01L27/02
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;鄧毅

本發明提供具有ESD保護元件的半導體裝置。半導體裝置具有由使用了NMOS的截止晶體管構成的ESD保護元件，ESD保護元件在漏有源區域(105)內具有N型漏區域(102)和P型漏區域(103)，P型漏區域(103)的電位被設成P阱或P型半導體襯底(106)的電位，漏有源區域(105)內的PN結的結耐壓為ESD保護元件的耐壓。

技術領域

本發明涉及具有ESD保護元件的半導體裝置。特別是涉及設置在外部連接端子與內部電路區域之間以保護用低電壓動作的形成在內部電路區域的內部元件免受ESD的破壞的截止晶體管型ESD保護元件。

背景技術

關于也被稱作IC的半導體裝置，已知有如下現象：由于靜電放電(Electro-Static-Discharge：以下省略為ESD)導致放電電流在器件內流過而產生局部發熱或電場集中，由此發生破壞。因此，為了防止由于ESD造成的破壞，一般在外部連接PAD與內部電路區域之間設置ESD保護元件。

在具有MOS型晶體管的半導體裝置的情況下，已知有使用將柵電極的電位固定成接地電位的所謂的截止狀態的N型MOS晶體管(以下簡記為NMOS)作為上述保護元件的情況，這樣的NMOS被稱作截止晶體管。

另外，在以下的說明中還會提及P型MOS晶體管。P型MOS晶體管被簡記為PMOS。

由于上述截止晶體管是將漏電極與外部連接PAD連接進行使用的，因此，漏耐壓必須在IC的動作電壓以上。另一方面，為使ESD浪涌不到達內部電路區域，要求耐壓要低于以在內部電路區域使用的晶體管為代表的元件。

截止晶體管的漏耐壓是因柵電極處于截止狀態而抑制了漏區域的耗盡層的發展而產生的雪崩擊穿即所謂的表面擊穿、以及由于漏區域與固定成接地電位的阱區域或元件分離區域的PN結而產生的雪崩擊穿即所謂的結擊穿決定的，因此，考慮到這兩種擊穿的耐壓被設定在IC的動作電壓以上且小于內部電路區域中使用的器件的耐壓。

開始上述表面擊穿的電壓主要是由柵氧化膜的厚度、低濃度的漏延展區域的濃度和距離決定的，開始上述結擊穿的電壓是由高濃度漏區域的濃度和阱、元件分離區域的濃度決定的。

在此，關于主要在8V以下的低電壓動作用的IC，為了防止制造成本增加而不會對于內部電路區域中使用的器件和ESD保護元件分別設定柵絕緣膜的厚度以及漏區域和阱的濃度。因此，本來必須使ESD保護元件的耐壓低于在內部電路區域中使用的器件，但卻存在由于難以附加該耐壓差而導致無法利用ESD保護元件來保護IC的情況。

作為該情況的對策，存在通過向溝道區域進行離子注入等使溝道區域的濃度成為高濃度來降低ESD保護元件的耐壓的情況以及在電路方面施行對策那樣的在先技術(例如，參照專利文獻1)。

專利文獻1：日本特開2011-124285號公報

然而，在通過向溝道區域進行離子注入來采取對策的情況下，即使在形成柵絕緣膜之前進行高濃度離子注入，抗蝕劑也會固化，從而需要在剝離時進行灰化處理，由此在Si表面發生損壞，柵絕緣膜的壽命會劣化。另一方面，即使在形成柵絕緣膜之后進行高濃度離子注入，由于直接將離子注入柵絕緣膜，從而也會導致柵絕緣膜的壽命劣化。而且，由于需要專用掩膜，導致制造成本以及制造1次產品所需的時間即TAT增加。

此外，在采取上述專利文獻1那樣的ESD保護對策的情況下，電路規模增大。

發明內容

為了解決上述課題，本發明中使用了以下手段。

在具有MOS晶體管的半導體裝置中，具有截止晶體管作為ESD保護元件，所述截止晶體管以NMOS的柵電位為接地電位或阱電位，在截止晶體管的漏有源區域內具有N型和P型漏區域，P型漏區域的電位被設成P阱或P型半導體襯底的電位，使漏有源區域內的PN結的結耐壓為ESD保護元件的耐壓。