[發(fā)明專利]i．MX6系列處理器上電順序的控制方法及裝置有效
| 申請?zhí)枺?/td> | 201710147012.0 | 申請日： | 2017-03-13 |
| 公開（公告）號： | CN106990727B | 公開（公告）日： | 2023-06-13 |
| 發(fā)明（設(shè)計(jì)）人： | 張方恒;王志強(qiáng);劉淑華 | 申請（專利權(quán)）人： | 和遠(yuǎn)智能科技股份有限公司 |
| 主分類號： | G05B19/042 | 分類號： | G05B19/042 |
| 代理公司： | 北京鴻元知識產(chǎn)權(quán)代理有限公司 11327 | 代理人： | 袁文婷;張寧 |
| 地址： | 250101 山東省濟(jì)南市高*** | 國省代碼： | 山東;37 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | mx6 系列 處理器 順序 控制 方法 裝置 | ||
1.一種i.MX6系列處理器上電順序的控制裝置，其特征在于，包括電源管理芯片、5V轉(zhuǎn)3.3V電源芯片和24V轉(zhuǎn)5V電源芯片；其中，
所述電源管理芯片的SW1A/B引腳與i.MX6系列處理器的VDDARM引腳連接；
所述電源管理芯片的SW1C引腳與所述i.MX6系列處理器的VDDSOC引腳連接；
所述電源管理芯片的SW2引腳與所述i.MX6系列處理器的VDDHIGH引腳連接；
所述電源管理芯片的SW3A/B引腳與所述i.MX6系列處理器的VDDDRAM引腳連接；
所述電源管理芯片的VREFDDR引腳與所述i.MX6系列處理器的DRAM_VREF引腳連接；
所述電源管理芯片的VGEN1引腳與所述i.MX6系列處理器的NVCC_RGMII引腳連接；
所述電源管理芯片的VSNVS引腳與所述i.MX6系列處理器的VDD_SNVS引腳連接；
所述電源管理芯片的I2C引腳與所述i.MX6系列處理器的I2C引腳連接；
所述電源管理芯片的VGEN6引腳與所述5V轉(zhuǎn)3.3V電源芯片的EN引腳連接；
所述5V轉(zhuǎn)3.3V電源芯片的OUT引腳分別與所述i.MX6系列處理器的NVCC_CSI引腳、NVCC_EIM引腳、NVCC_ENET引腳、NVCC_GPIO引腳、NVCC_LCD引腳、NVCC_NANDF引腳、NVCC_SD引腳、NVCC_JTAG引腳連接；
所述5V轉(zhuǎn)3.3V電源芯片的PG引腳與所述24V轉(zhuǎn)5V電源芯片的EN引腳連接；
所述24V轉(zhuǎn)5V電源芯片的OUT引腳與所述i.MX6系列處理器的USB_VBUS引腳連接。
2.一種i.MX6系列處理器上電順序的控制方法，其特征在于，包括：
步驟1：通過電源管理芯片的VSNVS引腳向i.MX6系列處理器的VDD_SNVS引腳輸出3V電壓；
步驟2：通過所述電源管理芯片的SW1A/B引腳向所述i.MX6系列處理器的VDDARM引腳輸出1.375V電壓；同時(shí)，通過所述電源管理芯片的SW1C引腳向所述i.MX6系列處理器的VDDSOC引腳輸出1.375V電壓；
步驟3：通過所述電源管理芯片的SW2引腳向所述i.MX6系列處理器的VDDHIGH引腳輸出3V電壓；
步驟4：通過所述電源管理芯片的SW3A/B引腳向所述i.MX6系列處理器的VDDDRAM引腳輸出1.5V電壓；同時(shí)，通過所述電源管理芯片的VREFDDR引腳向所述i.MX6系列處理器的DRAM_VREF引腳輸出0.75V電壓；
步驟5：通過5V轉(zhuǎn)3.3V電源芯片的OUT引腳同時(shí)向所述i.MX6系列處理器的NVCC_CSI引腳、NVCC_EIM引腳、NVCC_ENET引腳、NVCC_GPIO引腳、NVCC_LCD引腳、NVCC_NANDF引腳、NVCC_SD引腳、NVCC_JTAG引腳輸出3.3V電壓；
步驟6：通過24V轉(zhuǎn)5V電源芯片的OUT引腳向所述i.MX6系列處理器的USB_VBUS引腳輸出5V電壓；
步驟7：在所述電源管理芯片、所述電源管理芯片與24V轉(zhuǎn)5V電源芯片依次上電完成后，所述i.MX6系列處理器的I2C引腳與所述電源管理芯片的I2C引腳進(jìn)行通訊，控制所述電源管理芯片的VGEN1引腳向所述i.MX6系列處理器的NVCC_RGMII引腳輸出1.2V電壓；以及，
步驟1與步驟2的間隔時(shí)間為3.8毫秒，步驟2與步驟3的間隔時(shí)間為1毫秒，步驟3與步驟4的間隔時(shí)間為1毫秒，步驟4與步驟5的時(shí)間間隔為1毫秒，步驟5與步驟6的時(shí)間間隔為1.2毫秒。
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