[發(fā)明專(zhuān)利]一種提高芯片同測(cè)數(shù)的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201710141184.7
• 申請(qǐng)日: 2017-03-10
• 公開(kāi)（公告）號(hào): CN106971756B
• 公開(kāi)（公告）日: 2021-06-01
• 發(fā)明（設(shè)計(jì)）人: 武建宏
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海華力微電子有限公司
• 主分類(lèi)號(hào): G11C29/12
• 分類(lèi)號(hào): G11C29/12;G11C29/18;G11C29/36
• 代理公司: 上海天辰知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31275
• 代理人: 吳世華;陳慧弘

本發(fā)明公開(kāi)了一種提高芯片同測(cè)數(shù)的方法，其中，包括以下步驟：(1)在芯片之間的劃片槽空隙處，放置BIST電路；(2)將BIST電路通過(guò)數(shù)據(jù)總線與周邊芯片連接；(3)自動(dòng)測(cè)試設(shè)備向BIST電路發(fā)送控制信號(hào)，選中連接的多個(gè)被測(cè)芯片，進(jìn)行多芯片測(cè)試；(4)BIST電路將測(cè)試結(jié)果和數(shù)據(jù)寄存器狀態(tài)反饋給自動(dòng)測(cè)試設(shè)備，自動(dòng)測(cè)試設(shè)備根據(jù)測(cè)試結(jié)果和數(shù)據(jù)寄存器確定每一個(gè)測(cè)試芯片的PASS/FAIL情況以及芯片內(nèi)部的失效模式與位置，以此實(shí)現(xiàn)多芯片同測(cè)；(5)測(cè)試完畢后，在硅片切割挑片時(shí)，將BIST電路從劃片槽中去除。本發(fā)明提供的提供一種提高芯片同測(cè)數(shù)的方法，可以實(shí)現(xiàn)多芯片同測(cè)，不增加額外的芯片面積。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體涉及一種提高芯片同測(cè)數(shù)的方法。

背景技術(shù)

隨著電路集成度的提高、電路的復(fù)雜度提高，自動(dòng)測(cè)試設(shè)備的測(cè)試成本越來(lái)越高。另外由于自動(dòng)測(cè)試設(shè)備測(cè)試環(huán)境的約束、高速混合信號(hào)的自動(dòng)測(cè)試設(shè)備將越來(lái)越難實(shí)現(xiàn)，而且芯片中大量信號(hào)也不可能全部通過(guò)PAD引出給自動(dòng)測(cè)試設(shè)備進(jìn)行測(cè)試。

BIST電路可用于提供自我測(cè)試功能，以此降低芯片測(cè)試對(duì)自動(dòng)測(cè)試設(shè)備的依賴(lài)程度，具有降低測(cè)試成本，提高錯(cuò)誤覆蓋率，縮短測(cè)試時(shí)間，獨(dú)立測(cè)試的優(yōu)點(diǎn)，

目前已知的BIST電路在測(cè)試過(guò)程中建立在芯片上，測(cè)試完成之后再去掉BIST電路部分，如附圖1所示；這種BIST電路具有以下缺陷：(1)BIST電路需要占用額外的芯片面積，從而導(dǎo)致芯片面積的增加，造成生產(chǎn)成本和工藝的浪費(fèi)；(2)建立在芯片上的BIST電路，只能針對(duì)相應(yīng)的芯片進(jìn)行測(cè)試，無(wú)法與其他芯片進(jìn)行連接，因此無(wú)法實(shí)現(xiàn)多芯片同時(shí)測(cè)試，不能有效地節(jié)省測(cè)試時(shí)間。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種提高芯片同測(cè)數(shù)的方法，可以實(shí)現(xiàn)多芯片同測(cè)，不增加額外的芯片面積，對(duì)被測(cè)芯片中大容量存儲(chǔ)區(qū)進(jìn)行全覆蓋的測(cè)試，并提高測(cè)試覆蓋率。

為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案：一種提高芯片同測(cè)數(shù)的方法，其中，包括以下步驟：

(1)在芯片之間的劃片槽空隙處，放置BIST電路，所述BIST電路左右兩端各有一個(gè)電路PAD，用于放置BIST電路與自動(dòng)測(cè)試設(shè)備的交互接口，所述BIST電路和自動(dòng)測(cè)試設(shè)備之間通過(guò)所述交互接口發(fā)送指令接收數(shù)據(jù)；

(2)將BIST電路通過(guò)數(shù)據(jù)總線與周邊芯片連接；每一個(gè)被測(cè)芯片在BIST電路中對(duì)應(yīng)一個(gè)獨(dú)立的控制單元，控制單元包括行地址寄存器、列地址寄存器和數(shù)據(jù)寄存器，所述控制單元中列地址寄存器與被測(cè)芯片中的列地址連接，行地址寄存器與被測(cè)芯片中的行地址連接，數(shù)據(jù)寄存器與芯片數(shù)據(jù)連接；

(3)自動(dòng)測(cè)試設(shè)備通過(guò)上述交互接口向BIST電路發(fā)送控制信號(hào)，選中連接的多個(gè)被測(cè)芯片，通過(guò)上述控制單元進(jìn)行多芯片同時(shí)測(cè)試；

(4)BIST電路將測(cè)試結(jié)果和數(shù)據(jù)寄存器狀態(tài)反饋給自動(dòng)測(cè)試設(shè)備，自動(dòng)測(cè)試設(shè)備根據(jù)測(cè)試結(jié)果和數(shù)據(jù)寄存器確定每一個(gè)測(cè)試芯片的PASS/FAIL情況以及芯片內(nèi)部的失效模式與位置，以此實(shí)現(xiàn)多芯片同測(cè)；

(5)測(cè)試完畢后，在硅片切割挑片時(shí)，將BIST電路從劃片槽中去除，既不占用芯片面積，也不會(huì)造成電路信息外漏。

進(jìn)一步地，測(cè)試時(shí)控制單元中列地址寄存器數(shù)據(jù)不斷累加，達(dá)到最高位時(shí)進(jìn)位到行地址寄存器，以此實(shí)現(xiàn)對(duì)被測(cè)芯片的全遍歷。

進(jìn)一步地，所述BIST電路控制單元中行地址寄存器連接Y MASK寄存器，列地址寄存器連接X(jué) MASK寄存器，測(cè)試過(guò)程中，通過(guò)Y MASK寄存器和X MASK寄存器將行地址寄存器和列地址寄存器進(jìn)行相關(guān)位的屏蔽，然后將行屏蔽位和列屏蔽位進(jìn)行邏輯運(yùn)算決定數(shù)據(jù)寄存器的翻轉(zhuǎn)，以此實(shí)現(xiàn)不同圖形的測(cè)試向量。

進(jìn)一步地，所述邏輯運(yùn)算為異或、與、非中的一種。