[發(fā)明專利]一種增強型CMOS施密特電路

有效

• 申請?zhí)枺?/td>: 201710141051.X
• 申請日: 2017-03-10
• 公開（公告）號: CN106953618B
• 公開（公告）日: 2021-07-06
• 發(fā)明（設計）人: 浦珺慧;劉雯
• 申請（專利權(quán)）人: 上海華力微電子有限公司
• 主分類號: H03K3/3565
• 分類號: H03K3/3565;H03K3/012
• 代理公司: 上海天辰知識產(chǎn)權(quán)代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;陳慧弘

本發(fā)明提供了一種增強型CMOS施密特電路，具有施密特電路，在施密特電路上連接有增強電路；增強電路包括：一個電阻，電阻的一端連接輸入信號，另一端與施密特電路的輸入端連接于一分壓節(jié)點；一個第一類型晶體管，其源極連接電源，其漏極連接于所述分壓節(jié)點，其柵極連接第一反相電路的輸入端；一個第二類型晶體管，其源極接地，其漏極連接于所述分壓節(jié)點，其柵極連接第一反相電路的輸入端；施密特電路的輸入端連接所述分壓節(jié)點，其輸出端連接第一反向電路；以及第一反相電路的輸出端輸出信號，從而增大傳統(tǒng)施密特電路的遲滯窗口，實現(xiàn)電路的滯回要求，提高電路的可靠性。

技術領域

本發(fā)明涉及集成電路技術領域，具體涉及一種增強型CMOS施密特電路。

背景技術

傳統(tǒng)的CMOS Schmitt電路通常由三組CMOS結(jié)構(gòu)組成，其正向閾值電壓與反相閾值電壓的設計取決于CMOS結(jié)構(gòu)中的PMOS和NMOS尺寸；如圖1所示，為現(xiàn)有的反向施密特電路的電路示意圖。

然而，傳統(tǒng)的電路結(jié)構(gòu)中，遲滯窗口較小，如果設計的遲滯窗口越大，對工藝精度的要求就越高，由于現(xiàn)有半導體工藝條件的限制，一味地追求擴大遲滯窗口，將導致該電路結(jié)構(gòu)在實際應用中可靠性降低。

發(fā)明內(nèi)容

為了克服以上問題，本發(fā)明旨在提供增強型CMOS施密特電路，從而增大電路的遲滯窗口。

為了達到上述問題，本發(fā)明一種增強型CMOS施密特電路，具有施密特電路，在施密特電路上連接有增強電路；增強電路包括：

一個電阻，電阻的一端連接輸入信號，另一端與施密特電路的輸入端連接于一分壓節(jié)點；

一個第一類型晶體管，其源極連接電源，其漏極連接于所述分壓節(jié)點，其柵極連接第一反相電路的輸入端；

一個第二類型晶體管，其源極接地，其漏極連接于所述分壓節(jié)點，其柵極連接第一反相電路的輸入端；

施密特電路的輸入端連接所述分壓節(jié)點，其輸出端連接第一反向電路；

第一反相電路的輸出端輸出信號。

優(yōu)選地，所述施密特電路為正向施密特電路；在正向施密特電路和第一反相電路之間還設置有第二反相電路；第二反相電路的輸入端與正相施密特電路的輸出端連接，第二反相電路的輸出端與第一反相電路的輸入端連接。

優(yōu)選地，所述施密特電路為反向施密特電路。

優(yōu)選地，第一類型晶體管和第二類型晶體管的導電類型不相同。

優(yōu)選地，所述第一類型晶體管為PMOS晶體管，所述第二類型晶體管為NMOS晶體管。

優(yōu)選地，所述第一類型晶體管為NMOS晶體管，所述第二類型晶體管為PMOS晶體管。

優(yōu)選地，所述電阻的阻值和第一類型晶體管、第二類型晶體管的阻值為同一數(shù)量級。

優(yōu)選地，所述電阻為P型電阻。

優(yōu)選地，所述電阻的阻值和所述第一類型晶體管的阻值、第二類型晶體管的阻值均為兆歐姆數(shù)量級。

優(yōu)選地，所述電阻的阻值為300～500兆歐姆。