[發明專利]半導體芯片的溝槽肖特基表面平坦化加工工藝

在審

• 申請號: 201710135002.5
• 申請日: 2017-03-08
• 公開（公告）號: CN106941075A
• 公開（公告）日: 2017-07-11
• 發明（設計）人: 馬文力;楊勇;姚偉明
• 申請（專利權）人: 揚州國宇電子有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;G03F7/16;G03F7/26
• 代理公司: 蘇州潤桐嘉業知識產權代理有限公司32261
• 代理人: 胡思棉

技術領域

本發明屬于半導體加工制造領域，特別適用于半導體芯片加工工藝中的表面平坦化工藝，更具體的說，涉及一種先進的溝槽肖特基的表面平坦化工藝。

背景技術

當前，功率半導體器件在電源轉換領域具有無可替代的作用，尤其是溝槽型半導體功率器件，由于它們擁有極低的正向導通壓降、優異的反向恢復特性、大幅降低的芯片價格，受到市場的廣泛認可。然而，其加工工藝要求極其苛刻。由于硅片表面溝槽的存在，首先，由于光刻膠的回流特性，在溝槽拐角處的光刻膠厚度比無溝槽處的厚度顯著降低，導致對后續刻蝕工藝的刻蝕選擇比提升，在某些情況下甚至會導致介質產生刻蝕缺陷；其次，由于溝槽深度以及寬度的變化，會導致刻蝕時介質的刻蝕速率產生變化，導致介質膜厚極差變大，圖形線條變化加大；最后，由于溝槽處表面介質的起伏，會導致后續正面金屬化接觸電阻變大，在某些情況下甚至會出現金屬空洞。綜合以上幾種因素，導致溝槽型半導體功率器件表面加工工藝難度顯著增加。因此有必要開發新的溝槽肖特基表面平坦化工藝。

傳統表面平坦化工藝包括多種方式，其中一種利用光刻膠進行平坦化的過程，包括，光刻勻膠，光刻膠回刻，介質刻蝕，光刻膠剝離。對于溝槽肖特基使用傳統表面平坦化工藝，由于溝槽的存在，以及光刻膠的回流特性，會使溝槽頂部的光刻膠厚度顯著低于芯片其余位置處的光刻膠厚度；由于刻蝕負載效應的存在，這會導致平坦化后芯片表面的介質刻蝕厚度極差顯著擴大，在溝槽臺階頂部甚至會出現介質刻蝕缺陷。本發明針對現有技術的不足，提出一種顯著提高臺階處的光刻膠厚度、提高介質刻蝕后的溝槽肖特基表面平整度、同時顯著抑制刻蝕負載效應。

發明內容

本發明所要解決的技術問題是提供一種半導體芯片溝槽肖特基表面平坦化加工工藝，其能夠顯著提高溝槽臺階處的光刻膠厚度、抑制刻蝕負載效應、同時降低介質刻蝕厚度極差，減小刻蝕缺陷的形成。

為解決上述技術問題，本發明提供的技術方案是一種半導體芯片的溝槽肖特基表面平坦化加工工藝，其包括第一次光刻勻膠，第一次光刻膠回刻，第二次光刻勻膠，第二次光刻膠回刻，介質刻蝕，光刻膠剝離，所述第一次光刻膠勻膠和所述第二次光刻膠勻膠的光刻膠厚度為0.5～5.0um；所述第一次光刻膠回刻厚度為所述光刻膠厚度1.0～1.4倍；所述第二次光刻膠回刻厚度為的為所述光刻膠厚度0.7～1.1倍。

所述第一次光刻膠回刻和所述第二次光刻膠回刻均采用干法刻蝕工藝。

所述干法刻蝕工藝為等離子體刻蝕、反應離子刻蝕或聚焦離子刻蝕。

在所述第一次光刻膠回刻前后增加單次或多次烘烤過程及冷卻過程。

所述烘烤溫度75～130℃，時間3～300秒。

所述冷卻過程為自然冷卻或冷板冷卻，所述冷板冷卻溫度20～30℃，冷卻時間30s～30min。

本發明的半導體芯片溝槽肖特基表面平坦化工藝，通過增加一次光刻勻膠及光刻回刻，便能夠顯著提高溝槽臺階處的光刻膠厚度，抑制刻蝕負載效應，提高溝槽肖特基的表面平整度，提高產品加工質量。在某些情況下，因光刻膠在溝槽臺階處的厚度顯著低于無溝槽區域的光刻膠厚度，采用傳統勻膠工藝甚至需要增加一次光刻、刻蝕來彌補光刻膠厚度降低帶來的負面作用。本發明的溝槽肖特基表面平坦化工藝，僅增加光刻膠回刻以及一次光刻勻膠過程。

附圖說明

圖1，本發明溝槽肖特基表面平坦化工藝流程示意圖。

具體實施方式

針對上述技術方案，現舉一較佳實施例并結合圖示進行具體說明。本發明的溝槽肖特基表面平坦化工藝方法，依次主要包括第一次光刻勻膠、第一次光刻膠回刻、第二次光刻勻膠、第二次光刻膠回刻、介質刻蝕、光刻膠剝離。