[發明專利]基于三維可寫存儲器的可編程門陣列

有效

• 申請號: 201710126067.3
• 申請日: 2017-03-06
• 公開（公告）號: CN107154798B
• 公開（公告）日: 2023-10-17
• 發明（設計）人: 張國飆
• 申請（專利權）人: 杭州海存信息技術有限公司
• 主分類號: H03K19/17728
• 分類號: H03K19/17728;H03K19/17736
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路領域，更確切地說，涉及可編程門陣列。

背景技術

可編程門陣列屬于半定制集成電路，即通過后端工藝或現場編程，實現對邏輯電路的定制化。美國專利4,870,302披露了一種可編程門陣列。它含有多個可編程邏輯單元（configurable logic element，或configurable logic block）和可編程連接（configurable interconnect，或programmable interconnect）。其中，可編程邏輯單元在設置信號控制下可以選擇性地實現移位、邏輯非、AND（邏輯與）、OR（邏輯和）、NOR（和非）、NAND（與非）、XOR（異或）、+（算術加）、-（算術減）等功能；可編程連接在設置信號控制下可以選擇性地實現兩條互連線之間的連接、斷開等功能。

目前，很多應用均涉及復雜數學函數的計算。復雜數學函數的例子包括超越函數，如指數（exp）、對數（log）、三角函數（sina、cos）等。為了保證執行速度，高性能應用要求用硬件來實現復雜數學函數。在現有的可編程門陣列中，復雜數學函數均通過來固化計算單元來實現。這些固化計算單元為硬核（hard block）的一部分，其電路已經固化、不能對其進行再配置。很明顯，固化計算單元將限制可編程門陣列的進一步應用。為了克服這個困難，本發明將可編程門電路的概念推廣，使固化計算單元可編程化。具體說來，可編程門電路除了含有可編程邏輯單元以外，還含有可編程計算單元。該可編程計算單元可以選擇性地實現多種數學函數中的任何一種。

發明內容

本發明的主要目的是推廣可編程門電路在復雜數學計算領域的應用。

本發明的另一目的是提供一種可編程門電路，不僅其邏輯功能可以被定制，其計算功能也可以被定制。

本發明的另一目的是提供一種計算能力更靈活、更強大的可編程門陣列。

本發明的另一目的是提供一種芯片面積更小、成本更低的可編程門陣列。

為了實現這些以及別的目的，本發明提出一種基于三維可寫存儲器（three-dimensional writable memory，簡稱為3D-W）的可編程門陣列。它含有一可編程計算單元陣列、一個可編程邏輯單元陣列和多個可編程連接。每個可編程計算單元含有至少一個3D-W陣列，該3D-W陣列存儲一種數學函數的查找表（LUT）。可編程計算單元的使用分兩個階段：設置階段和計算階段。在設置階段，根據用戶需要將所需數學函數的LUT加載到3D-W陣列中；在計算階段，通過查找LUT來獲得基本數學函數的值。由于采用3D-W陣列，即使同一批次的芯片也可以實現不同的數學函數。而且，對于基于三維多次重復編程存儲（3D-MTP）陣列的可編程門陣列，由于在不同時段可以對3D-MTP陣列加載不同數學函數的LUT，該可編程門陣列能實現可重構計算。在本發明中，復雜數學函數是指算術加（+）和算術減（-）以外的數學函數，包括指數、對數、三角函數等。

除了可編程計算單元，可編程門陣列還含有多個可編程邏輯單元和可編程連接。在實現過程中，復雜數學函數首先被分解為多個基本數學函數。然后針對每個基本數學函數設置對應的可編程計算單元，使其實現相應的基本數學函數。最后，通過設置可編程邏輯單元和可編程連接，實現所需的復雜數學函數。

采用3D-W來實現可編程門陣列有諸多優勢。首先，由于3D-W存儲容量大，它可以存儲較大的LUT。其次，3D-W陣列之間可以實現三維集成，因此屬于不同可編程計算單元的3D-W陣列可以相互堆疊在一起，以減少可編程門陣列所需的襯底面積。最后，由于3D-W陣列基本不占襯底面積，可編程邏輯單元和/或可編程連接可以集成在3D-W陣列下方，這樣可以進一步減少可編程門陣列所需的襯底面積。

相應地，本發明提出一種可編程計算單元(100)，其特征在于含有：一含有晶體管的半導體襯底(0)；堆疊在該半導體襯底(0)上的一三維可寫存儲器（3D-W）陣列(110)，該3D-W陣列(110)存儲一數學函數的至少部分查找表（LUT）；一設置信號(125)，當該設置信號(125)為“寫”時，將一數學函數的值寫入該3D-W陣列(110)；當該設置信號(125)為“讀”時，從該3D-W陣列(110)中讀出該數學函數的值。