[發明專利]一種占空比穩定電路

有效

• 申請號: 201710124473.6
• 申請日: 2017-03-03
• 公開（公告）號: CN106911330B
• 公開（公告）日: 2020-12-15
• 發明（設計）人: 唐枋;王忠杰;葉楷;殷鵬;陳卓;李世平;舒洲;黃莎琳;李明東;夏迎軍;周喜川;胡盛東;甘平
• 申請（專利權）人: 重慶湃芯創智微電子有限公司
• 主分類號: H03L7/085
• 分類號: H03L7/085;H03K5/156
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種占空比穩定電路，包括具有兩個輸出端的鑒相器、啟動電路、積分器和具有兩個輸入端壓控延時鏈；鑒相器接收參考時鐘信號CK_REF與壓控延遲鏈的反饋信號CK_VCDL，并完成參考時鐘信號CK_REF與反饋信號CK_VCDL相位差的比較；積分器用于占空比檢測，并將鑒相器輸出信號的占空比信息轉化為電壓信息；該電壓信息用于控制壓控延遲鏈的延遲時間，使壓控延遲鏈能夠實時地調整鑒相器兩輸入信號的相位差；啟動電路使時鐘穩定電路迅速進入鎖定狀態，縮短鎖定時間。本發明通過增加啟動電路和增加放電電流鏡的兩種方式，大大縮短了鎖定時間，因此本發明更加適用于頻率會發生突變或者對鎖定時間有嚴格要求的場合。

技術領域

本發明屬于集成電路設計領域，具體的說是一種應用于高速高精度A/D轉換器中的快速鎖定的時鐘穩定電路。

背景技術

時鐘穩定電路結構框圖如圖1所示，主要由時鐘緩沖放大器(Clock Buffer)、占空比穩定電路(DCS)和非交疊時鐘發生器(Non-overlap Clock Gen)三部分組成。外部輸入小擺幅的差分時鐘信號，正弦波或者方波均可，先經過時鐘緩沖放大器，將外部輸入時鐘放大整形成與后級時鐘電平兼容的方波時鐘信號。此時的時鐘信號占空比不是50％，進入占空比穩定電路后，時鐘占空比調整為50％。最后時鐘信號進入非交疊時鐘發生器，最后產生非交疊時鐘用于高速高精度ADC系統。

在高速高精度A/D轉換器中，系統對時鐘信號的要求主要集中在時鐘占空比和抖動兩方面，50％的占空比和較低的抖動才能保證系統獲得最佳性能?，F階段時鐘占空比穩定電路的研究方向主要是時鐘占空比的可調節范圍，縮短鎖定時間以及對時鐘抖動的抑制。

發明內容

鑒于此，本發明的目的是提供一種占空比穩定電路。

本發明的目的是通過以下技術方案實現的，一種占空比穩定電路，包括具有兩個輸出端的鑒相器、啟動電路、積分器和具有兩個輸入端壓控延時鏈；鑒相器的其中一個輸出端與啟動電路的輸入端連接，且該輸出端作為所述穩定電路的輸出端，鑒相器的另一個輸出端與壓控延時鏈的其中一個輸入端連接，啟動電路的輸出端與積分器的輸入端連接，積分器的輸出端與壓控延時鏈的另一個輸入端連接；

鑒相器接收參考時鐘信號CK_REF與壓控延遲鏈的反饋信號CK_VCDL，并完成參考時鐘信號CK_REF與反饋信號CK_VCDL相位差的比較；

積分器用于占空比檢測，并將鑒相器輸出信號的占空比信息轉化為電壓信息；該電壓信息用于控制壓控延遲鏈的延遲時間，使壓控延遲鏈能夠實時地調整鑒相器兩輸入信號的相位差；

啟動電路使時鐘穩定電路迅速進入鎖定狀態，縮短鎖定時間。

進一步，所述壓控延遲鏈包括MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、電容C1和電流源，所述MOS管M1的源極接電源，MOS管M1的漏極分別與MOS管M2的漏極、MOS管M4的漏極、電容C1的一端連接，電容的另一端接地，MOS管M2的源極與MOS管M3的漏極連接，MOS管M3的源極接地，MOS管M4的源極接地，MOS管M4的柵極與MOS管M5的柵極連接，MOS管M5的源極接地，MOS管M5的漏極分別與MOS管M5的柵極、電源流的輸出端連接，電流源的輸出端接電源；所述MOS管M1的柵極與MOS管M2的柵極接鑒相器的輸出信號，MOS管M3的柵極與積分器的輸出端連接。