[發(fā)明專利]基于三維可寫(xiě)存儲(chǔ)器的可編程門陣列

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• 申請(qǐng)?zhí)枺?/td>: 201710122749.7
• 申請(qǐng)日: 2017-03-03
• 公開(kāi)（公告）號(hào): CN108540126A
• 公開(kāi)（公告）日: 2018-09-14
• 發(fā)明（設(shè)計(jì)）人: 張國(guó)飆
• 申請(qǐng)（專利權(quán)）人: 成都海存艾匹科技有限公司
• 主分類號(hào): H03K19/173
• 分類號(hào): H03K19/173
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

為了彌補(bǔ)傳統(tǒng)門陣列只能實(shí)現(xiàn)邏輯編程的缺陷，本發(fā)明提出一種基于三維可寫(xiě)存儲(chǔ)器（3D?W）的可編程門陣列。它含有多個(gè)可編程計(jì)算單元，每個(gè)可編程計(jì)算單元含有至少一個(gè)3D?W陣列，該3D?W陣列存儲(chǔ)一種基本復(fù)雜計(jì)算的查找表（LUT）?？删幊逃?jì)算單元的使用分兩個(gè)階段：設(shè)置階段和計(jì)算階段。在設(shè)置階段，根據(jù)用戶需要將所需的基本復(fù)雜計(jì)算LUT存儲(chǔ)到3D?W陣列中；在計(jì)算階段，通過(guò)查找LUT的數(shù)值來(lái)實(shí)現(xiàn)基本復(fù)雜計(jì)算。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路領(lǐng)域，更確切地說(shuō)，涉及可編程門陣列。

背景技術(shù)

可編程門陣列屬于半定制集成電路，在一個(gè)芯片上把多個(gè)可編程邏輯單元排列成陣列形式，然后通過(guò)后端工藝或現(xiàn)場(chǎng)編程，實(shí)現(xiàn)對(duì)邏輯電路的定制化。美國(guó)專利4,870,302披露了一種現(xiàn)場(chǎng)編程門陣列（FPGA）。它含有多個(gè)可編程邏輯單元（configurable logicarray或configurable logic element）和可編程連接（programmable interconnect）。其中，可編程邏輯單元在設(shè)置信號(hào)控制下可以選擇性地實(shí)現(xiàn)移位、邏輯非、AND（邏輯與）、OR（邏輯和）、NOR（和非）、NAND（與非）、XOR（異或）、+（算術(shù)加）、-（算術(shù)減）等功能；可編程連接在設(shè)置信號(hào)控制下可以選擇性地實(shí)現(xiàn)兩條互連線之間的連接、斷開(kāi)等功能?，F(xiàn)有的可編程門陣列只能實(shí)現(xiàn)邏輯編程，最多可實(shí)現(xiàn)簡(jiǎn)單算術(shù)（如加減法）的編程，即同一硬件在設(shè)置信號(hào)控制下可以選擇性地實(shí)現(xiàn)不同的邏輯（或簡(jiǎn)單算術(shù)）功能。遺憾的是，現(xiàn)有的可編程門陣列尚無(wú)法實(shí)現(xiàn)復(fù)雜計(jì)算的編程，即同一硬件在設(shè)置信號(hào)控制下可以選擇性地實(shí)現(xiàn)不同的復(fù)雜計(jì)算（如指數(shù)、對(duì)數(shù)、sin、cos等）功能。

發(fā)明內(nèi)容

本發(fā)明的主要目的是同一硬件在設(shè)置信號(hào)控制下可以選擇性地實(shí)現(xiàn)不同復(fù)雜計(jì)算功能。

本發(fā)明的另一目的是提供一種用戶能設(shè)置所需復(fù)雜計(jì)算的可編程門陣列。

本發(fā)明的另一目的是提供一種計(jì)算能力更靈活的可編程門陣列。

本發(fā)明的另一目的是提供一種計(jì)算能力更強(qiáng)大的可編程門陣列。

本發(fā)明的另一目的是強(qiáng)化傳統(tǒng)門陣列和FPGA的計(jì)算能力。

為了實(shí)現(xiàn)這些以及別的目的，本發(fā)明提出一種基于三維可寫(xiě)存儲(chǔ)器（3D-W）的可編程門陣列。它含有多個(gè)可編程計(jì)算單元，每個(gè)可編程計(jì)算單元含有至少一個(gè)3D-W陣列，該3D-W陣列存儲(chǔ)一種基本復(fù)雜計(jì)算的查找表（LUT）。可編程計(jì)算單元的使用分兩個(gè)階段：設(shè)置階段和計(jì)算階段。在設(shè)置階段，根據(jù)用戶需要將所需的基本復(fù)雜計(jì)算LUT存儲(chǔ)到3D-W陣列中；在計(jì)算階段，通過(guò)查找LUT的數(shù)值來(lái)實(shí)現(xiàn)基本復(fù)雜計(jì)算。由于采用3D-W陣列，同一硬件（可編程計(jì)算單元）可以選擇性地實(shí)現(xiàn)不同的基本復(fù)雜計(jì)算功能。在本發(fā)明中，復(fù)雜計(jì)算是指除加減法以外的計(jì)算，包括指數(shù)、對(duì)數(shù)、sin、cos等計(jì)算。

除了可編程計(jì)算單元，可編程門陣列還含有多個(gè)可編程邏輯單元。在實(shí)現(xiàn)過(guò)程中，每種復(fù)雜計(jì)算首先被分解為多個(gè)基本復(fù)雜計(jì)算。然后針對(duì)每個(gè)基本復(fù)雜計(jì)算，設(shè)置對(duì)應(yīng)的可編程計(jì)算單元，使其實(shí)現(xiàn)相應(yīng)的基本復(fù)雜計(jì)算。最后，通過(guò)設(shè)置可編程邏輯單元和可編程連接，完成所需的復(fù)雜計(jì)算。

采用3D-W來(lái)實(shí)現(xiàn)可編程門陣列有諸多優(yōu)勢(shì)。首先，由于3D-W存儲(chǔ)容量大，它可以存儲(chǔ)較大的LUT。其次，3D-W陣列之間可以實(shí)現(xiàn)三維集成，因此不同可編程計(jì)算單元的3D-W陣列可以相互堆疊在一起，以減少可編程門陣列所需的襯底面積。最后，由于3D-W陣列基本不占襯底面積，可編程邏輯單元和/或可編程連接可以集成在3D-W陣列下方，這樣可以進(jìn)一步減少可編程門陣列所需的襯底面積。

相應(yīng)地，本發(fā)明提出一種可編程門陣列，其特征在于含有多個(gè)可編程計(jì)算單元，包括；第一可編程計(jì)算單元，該第一可編程計(jì)算單元含有至少第一三維可寫(xiě)存儲(chǔ)器（3D-W）陣列，該第一3D-W陣列存儲(chǔ)第一函數(shù)的查找表（LUT）；第二可編程計(jì)算單元，該第二可編程計(jì)算單元含有至少第二3D-W陣列，該第二3D-W陣列存儲(chǔ)第二函數(shù)的LUT；該第一和該第二函數(shù)為不同函數(shù)。