[發明專利]基于三維可寫存儲器的可編程門陣列在審
| 申請號： | 201710122749.7 | 申請日： | 2017-03-03 |
| 公開（公告）號： | CN108540126A | 公開（公告）日： | 2018-09-14 |
| 發明（設計）人： | 張國飆 | 申請（專利權）人： | 成都海存艾匹科技有限公司 |
| 主分類號： | H03K19/173 | 分類號： | H03K19/173 |
| 代理公司： | 暫無信息 | 代理人： | 暫無信息 |
| 地址： | 610041 四*** | 國省代碼： | 四川;51 |
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| 摘要： | |||
| 搜索關鍵詞： | 復雜計算 計算單元 可編程 可編程門陣列 可寫存儲器 三維 邏輯編程 用戶需要 陣列存儲 查找表 門陣列 存儲 查找 | ||
1.一種可編程門陣列，其特征在于含有多個可編程計算單元，包括：
第一可編程計算單元，該第一可編程計算單元含有至少第一三維可寫存儲器（3D-W）陣列，該第一3D-W陣列存儲第一函數的查找表（LUT）；
第二可編程計算單元，該第二可編程計算單元含有至少第二3D-W陣列，該第二3D-W陣列存儲第二函數的LUT；
該第一和該第二函數為不同函數。
2.根據權利要求1所述的可編程門陣列，其特征還在于含有：
多個可編程邏輯單元，每個可編程邏輯單元可選擇性地實現不同邏輯和/或算術功能；
第一可編程連接，至少部分所述可編程計算單元通過該第二可編程連接與至少部分所述可編程邏輯單元選擇性地電耦合。
3.根據權利要求2所述的可編程門陣列，其特征還在于含有：
多個輸入；
第二可編程連接，至少部分所述輸入通過該第三可編程連接與至少部分所述可編程計算單元和/或至少部分所述可編程邏輯單元選擇性地電耦合。
4.根據權利要求2所述的可編程門陣列，其特征還在于含有：
多個輸出；
第三可編程連接，至少部分所述輸出通過該第四可編程連接與至少部分所述可編程計算單元和/或至少部分所述可編程邏輯單元選擇性地電耦合。
5.根據權利要求1所述的可編程門陣列，其特征還在于：所述第一和第二3D-W陣列為三維一次編程存儲器（3D-OTP）。
6.根據權利要求1所述的可編程門陣列，其特征還在于：所述第一和第二3D-W陣列為三維多次編程存儲器（3D-MTP）。
7.根據權利要求2所述的可編程門陣列，其特征還在于：所述3D-W陣列堆疊在該可編程邏輯電路上方。
8.根據權利要求7所述的可編程門陣列，其特征還在于：所述3D-W陣列覆蓋至少部分該可編程邏輯電路。
9.根據權利要求1所述的可編程門陣列，其特征還在于：該第二3D-W陣列堆疊在該第一3D-W陣列上方。
10.根據權利要求9所述的可編程門陣列，其特征還在于：該第二3D-W陣列覆蓋該第一3D-W陣列。
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