[發(fā)明專利]包括MOS晶體管的集成電路及其制造方法

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• 申請?zhí)枺?/td>: 201710109434.9
• 申請日: 2017-02-27
• 公開（公告）號: CN107871737A
• 公開（公告）日: 2018-04-03
• 發(fā)明（設(shè)計）人: G·C·里貝斯;B·杜蒙特;F·亞瑙德
• 申請（專利權(quán)）人: 意法半導體（克洛爾2）公司
• 主分類號: H01L27/07
• 分類號: H01L27/07;H01L27/06;H01L21/8232
• 代理公司: 北京市金杜律師事務(wù)所11256
• 代理人: 王茂華,董典紅

相關(guān)申請的交叉引用

本申請要求于2016年9月27日提交的第16/59090號法國專利申請的優(yōu)先權(quán)，其內(nèi)容在法律允許的最大程度上通過整體引用合并于此。

技術(shù)領(lǐng)域

本公開涉及一種包括MOS晶體管的集成電路并且涉及一種制造這種集成電路的方法。在此更具體地考慮MOS晶體管是FDSOI(“絕緣體上完全耗盡型半導體”)類型的情況。這種晶體管形成在位于絕緣體上的半導體層中，并且具有小于20nm或甚至小于10nm的厚度。

背景技術(shù)

在集成電路中，術(shù)語“邏輯MOS晶體管”用于表示用來實現(xiàn)邏輯功能的晶體管，并且術(shù)語“模擬MOS晶體管”用于表示用來實現(xiàn)模擬功能的晶體管。

邏輯晶體管旨在處理數(shù)字信號，或者具有與兩個二進制值‘1’和‘0’相對應(yīng)的高電平和低電平的邏輯信號。這種邏輯晶體管被形成，以便快速切換并消耗少量電力。邏輯N溝道MOS晶體管NMOS_L的閾值電壓以及邏輯P溝道MOS晶體管PMOS_L的閾值電壓通常通過為NMOS_L晶體管提供不同于PMOS_L晶體管的柵疊層來進行優(yōu)化。這意味著使用許多層掩模、沉積和蝕刻步驟來形成這些不同的柵疊層。

模擬晶體管旨在處理(例如放大)模擬信號。期望模擬信號不被模擬晶體管造成變形，并且因此期望模擬晶體管的閾值電壓盡可能地低。由于N溝道MOS晶體管的性能優(yōu)于P溝道MOS晶體管的性能，所以在大多數(shù)情況下僅利用模擬N溝道MOS晶體管NMOS_A來實現(xiàn)集成電路的模擬功能。還可以采用與邏輯晶體管NMOS_L相同的方式形成這種模擬晶體管NMOS_A，這造成了各種問題，尤其使NMOS_A晶體管的閾值電壓降低至盡可能低的值。

發(fā)明內(nèi)容

實施例提供了至少部分地克服了現(xiàn)有集成電路的一些缺點的一種包括MOS晶體管的集成電路及其制造方法。

實施例提供了一種包括FDSOI型MOS晶體管的集成電路，所述FDSOI型MOS晶體管包括形成在位于絕緣層上的半導體層的內(nèi)部和頂部上的至少一個第一類型的邏輯MOS晶體管、至少一個第二類型的邏輯MOS晶體管以及至少一個第一類型的模擬MOS晶體管，其中，這些邏輯晶體管的柵疊層依次包括柵極絕緣體層、第一氮化鈦層、鑭層和第二氮化鈦層；并且該模擬晶體管的柵疊層包括除了該第一氮化鈦層以外與這些邏輯晶體管的柵疊層相同的層。

根據(jù)實施例，該柵極絕緣體層包括由介電常數(shù)大于15的絕緣材料制成的高介電常數(shù)層。

根據(jù)實施例，所述絕緣材料選自包括氧化鉿、氮氧化鉿和氧化鋯的組。

根據(jù)實施例，所述半導體層的厚度在從5nm至20nm、優(yōu)選地從6nm至13nm的范圍內(nèi)。

根據(jù)實施例，所述晶體管的柵極長度小于30nm。

根據(jù)實施例，所述鑭層的厚度在從0.2nm至1nm、優(yōu)選地從0.35nm至0.45nm的范圍內(nèi)。

根據(jù)實施例，所述第一氮化鈦層的厚度在從1nm至5nm、優(yōu)選地從2nm至3nm的范圍內(nèi)。

另一個實施例提供了一種制造集成電路的方法，該集成電路包括具有完全相同柵疊層的第一類型和第二類型邏輯MOS晶體管、以及至少一個該第一類型的模擬MOS晶體管，為了形成這些晶體管的柵疊層，所述方法包括以下連續(xù)步驟：a)提供位于絕緣層上的半導體層；b)形成柵極絕緣體層；c)形成第一氮化鈦層；d)通過蝕刻將該第一氮化鈦層從該模擬MOS晶體管的位置處移除；e)形成鑭層；以及f)形成第二氮化鈦層。

根據(jù)實施例，步驟b)包括在該半導體層上形成絕緣界面層，接著形成由介電常數(shù)大于15的材料制成的高介電常數(shù)層。

根據(jù)實施例，該界面層的厚度小于2nm；該高介電常數(shù)層的厚度小于2nm；該第一氮化鈦層的厚度在從1nm至5nm、優(yōu)選地從2nm至3nm的范圍內(nèi)；該鑭層的厚度在從0.2nm至1nm、優(yōu)選地從0.35nm至0.45nm的范圍內(nèi)；并且該第二氮化鈦層的厚度在從1nm至5nm、優(yōu)選地從3.5nm至4.5nm的范圍內(nèi)。

前述和其他特征和優(yōu)勢將結(jié)合附圖在特定實施例的以下非限制性描述中詳細討論。

附圖說明

圖1展示了包括MOS晶體管的集成電路的實施例；并且

圖2A至2D展示了制造圖1中類型的集成電路的方法的實施例的連續(xù)步驟。

具體實施方式