[發(fā)明專利]包括MOS晶體管的集成電路及其制造方法

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• 申請日: 2017-02-27
• 公開（公告）號: CN107871737A
• 公開（公告）日: 2018-04-03
• 發(fā)明（設(shè)計(jì)）人: G·C·里貝斯;B·杜蒙特;F·亞瑙德
• 申請（專利權(quán)）人: 意法半導(dǎo)體（克洛爾2）公司
• 主分類號: H01L27/07
• 分類號: H01L27/07;H01L27/06;H01L21/8232
• 代理公司: 北京市金杜律師事務(wù)所11256
• 代理人: 王茂華,董典紅

1.一種包括FDSOI型MOS晶體管的集成電路，所述MOS晶體管包括形成在位于絕緣層(3)上的半導(dǎo)體層(1)的內(nèi)部和頂部上的至少一個第一類型(NMOS_L)的邏輯MOS晶體管、至少一個第二類型(PMOS_L)的邏輯MOS晶體管以及至少一個所述第一類型(NMOS_A)的模擬MOS晶體管，其中：

所述邏輯晶體管(NMOS_L，PMOS_L)的柵疊層(9)依次包括柵極絕緣體層(11，13)、第一氮化鈦層(15)、鑭層(17)和第二氮化鈦層(19)；并且

所述模擬晶體管(NMOS_A)的柵疊層(23)包括除了所述第一氮化鈦層(15)以外與所述邏輯晶體管(NMOS_L，PMOS_L)的所述柵疊層(9)相同的層(11，13，17，19)。

2.如權(quán)利要求1所述的集成電路，其中，所述柵極絕緣體層(11，13)包括由介電常數(shù)大于15的絕緣材料制成的高介電常數(shù)層(13)。

3.如權(quán)利要求2所述的集成電路，其中，所述絕緣材料選自包括氧化鉿、氮氧化鉿和氧化鋯的組。

4.如權(quán)利要求1所述的方法，其中，所述半導(dǎo)體層(1)的厚度在從5nm至20nm、優(yōu)選地從6nm至13nm的范圍內(nèi)。

5.如權(quán)利要求1所述的集成電路，其中，所述晶體管(NMOS_L，PMOS_L，NMOS_A)的柵極長度小于30nm。

6.如權(quán)利要求1所述的集成電路，其中，所述鑭層(17)的厚度在從0.2nm至1nm、優(yōu)選地從0.35nm至0.45nm的范圍內(nèi)。

7.如權(quán)利要求1所述的集成電路，其中，所述第一氮化鈦層(15)的厚度在從1nm至5nm、優(yōu)選地從2nm至3nm的范圍內(nèi)。

8.一種制造集成電路的方法，所述集成電路包括具有完全相同柵疊層(9)的第一類型和第二類型(NMOS_L，PMOS_L)邏輯MOS晶體管、以及至少一個所述第一類型(NMOS_A)的模擬MOS晶體管，為了形成所述晶體管的所述柵疊層，所述方法包括以下連續(xù)步驟：

a)提供位于絕緣層(3)上的半導(dǎo)體層(1)；

b)形成柵極絕緣體層(11和13)；

c)形成第一氮化鈦層(15)；

d)通過蝕刻將所述第一氮化鈦層(15)從所述模擬MOS晶體管(NMOS_A)的位置處移除；

e)形成鑭層(17)；以及

f)形成第二氮化鈦層(19)。

9.如權(quán)利要求8所述的制造方法，其中，步驟b)包括在所述半導(dǎo)體層(1)上形成絕緣界面層(11)，接著形成由介電常數(shù)大于15的材料制成的高介電常數(shù)層(13)。

10.如權(quán)利要求9所述的制造方法，其中，所述界面層(11)的厚度小于2nm；所述高介電常數(shù)層(13)的厚度小于2nm；所述第一氮化鈦層(15)的厚度在從1nm至5nm、優(yōu)選地從2nm至3nm的范圍內(nèi)；所述鑭層(17)的厚度在從0.2nm至1nm、優(yōu)選地從0.35nm至0.45nm的范圍內(nèi)；并且所述第二氮化鈦層(19)的厚度在從1nm至5nm、優(yōu)選地從3.5nm至4.5nm的范圍內(nèi)。