[發(fā)明專利]移位寄存器、柵極驅(qū)動(dòng)電路、顯示面板及驅(qū)動(dòng)方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201710099908.6
• 申請(qǐng)日: 2017-02-23
• 公開（公告）號(hào): CN106782282A
• 公開（公告）日: 2017-05-31
• 發(fā)明（設(shè)計(jì)）人: 山岳;樊君;王繼國(guó);付弋珊;馬明超
• 申請(qǐng)（專利權(quán)）人: 京東方科技集團(tuán)股份有限公司;鄂爾多斯市源盛光電有限責(zé)任公司
• 主分類號(hào): G09G3/20
• 分類號(hào): G09G3/20;G11C19/28
• 代理公司: 北京市柳沈律師事務(wù)所11105
• 代理人: 彭久云

技術(shù)領(lǐng)域

本公開的實(shí)施例涉及一種移位寄存器、柵極驅(qū)動(dòng)電路、顯示面板及驅(qū)動(dòng)方法。

背景技術(shù)

隨著顯示技術(shù)的飛速發(fā)展，顯示面板越來越向著高集成度和低成本的方向發(fā)展。柵極驅(qū)動(dòng)電路基板(Gate-driver on Array，GOA)技術(shù)是通過光刻工藝將柵極驅(qū)動(dòng)電路直接集成在顯示裝置的陣列基板上，GOA電路通常包括多個(gè)級(jí)聯(lián)的移位寄存器，每個(gè)移位寄存器均對(duì)應(yīng)一行柵線(例如，每個(gè)移位寄存器給一行柵線提供掃描驅(qū)動(dòng)信號(hào))，以實(shí)現(xiàn)對(duì)顯示面板的掃描驅(qū)動(dòng)。這種集成技術(shù)可以節(jié)省柵極集成電路(Integrated Circuit，IC)的綁定(Bonding)區(qū)域以及扇出(Fan-out)區(qū)域的空間，從而實(shí)現(xiàn)顯示面板的窄邊框，同時(shí)可以降低產(chǎn)品成本、提高產(chǎn)品的良率。

GOA的可靠性直接影響到顯示面板的可靠性，因此，如何提高GOA的可靠性也成為研究的重點(diǎn)之一。

發(fā)明內(nèi)容

本公開的實(shí)施例提供一種移位寄存器，包括：輸入電路，與上拉節(jié)點(diǎn)連接，被配置為將第一時(shí)鐘信號(hào)寫入所述上拉節(jié)點(diǎn)；輸出電路，與所述上拉節(jié)點(diǎn)及輸出端分別連接，被配置為將第二時(shí)鐘信號(hào)寫入所述輸出端；復(fù)位電路，與所述上拉節(jié)點(diǎn)連接，被配置為將第三時(shí)鐘信號(hào)寫入所述上拉節(jié)點(diǎn)；上拉節(jié)點(diǎn)下拉電路，與所述上拉節(jié)點(diǎn)、第一下拉節(jié)點(diǎn)、第二下拉節(jié)點(diǎn)及第一電源端分別連接；第一控制電路，被配置為響應(yīng)于第一控制信號(hào)將第四時(shí)鐘信號(hào)寫入所述第一下拉節(jié)點(diǎn)、將第一電源電壓寫入所述第二下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓將所述第一電源電壓寫入所述第一下拉節(jié)點(diǎn)；第二控制電路，被配置為響應(yīng)于第二控制信號(hào)將所述第四時(shí)鐘信號(hào)寫入所述第二下拉節(jié)點(diǎn)、將所述第一電源電壓寫入所述第一下拉節(jié)點(diǎn)，以及響應(yīng)于所述上拉節(jié)點(diǎn)的電壓將所述第一電源電壓寫入所述第二下拉節(jié)點(diǎn)；輸出下拉電路，與所述輸出端、所述第一下拉節(jié)點(diǎn)、所述第二下拉節(jié)點(diǎn)及所述第一電源端分別連接；第一存儲(chǔ)電路，與所述上拉節(jié)點(diǎn)及所述輸出端分別連接，其中，所述第一控制信號(hào)和所述第二控制信號(hào)互為反向信號(hào)。

例如，在本公開實(shí)施例提供的移位寄存器中，所述輸入電路包括第一晶體管，所述第一晶體管的第一極與第一時(shí)鐘信號(hào)端連接以接收所述第一時(shí)鐘信號(hào)，所述第一晶體管的柵極與輸入端連接以接收輸入信號(hào)，所述第一晶體管的第二極與所述上拉節(jié)點(diǎn)連接；所述輸出電路包括第二晶體管，所述第二晶體管的第一極與第二時(shí)鐘信號(hào)端連接以接收所述第二時(shí)鐘信號(hào)，所述第二晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第二晶體管的第二極與所述輸出端連接；所述復(fù)位電路包括第三晶體管，所述第三晶體管的第一極與第三時(shí)鐘信號(hào)端連接以接收所述第三時(shí)鐘信號(hào)，所述第三晶體管的柵極與復(fù)位信號(hào)端連接以接收復(fù)位信號(hào)，所述第三晶體管的第二極與所述上拉節(jié)點(diǎn)連接。

例如，在本公開實(shí)施例提供的移位寄存器中，所述上拉節(jié)點(diǎn)下拉電路包括第四晶體管和第五晶體管，所述第四晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述第四晶體管的柵極與所述第二下拉節(jié)點(diǎn)連接，所述第四晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第五晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述第五晶體管的柵極與所述第一下拉節(jié)點(diǎn)連接，所述第五晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓。

例如，在本公開實(shí)施例提供的移位寄存器中，所述第一控制電路包括第六晶體管、第七晶體管和第八晶體管，所述第六晶體管的第一極與所述第二下拉節(jié)點(diǎn)連接，所述第六晶體管的柵極與第一控制信號(hào)端連接以接收所述第一控制信號(hào)，所述第六晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第七晶體管的第一極與所述第一下拉節(jié)點(diǎn)連接，所述第七晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第七晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第八晶體管的第一極被配置為接收第四時(shí)鐘信號(hào)，所述第八晶體管的柵極與所述第一控制信號(hào)端連接以接收所述第一控制信號(hào)，所述第八晶體管的第二極與所述第一下拉節(jié)點(diǎn)連接；所述第二控制電路包括第九晶體管、第十晶體管和第十一晶體管，所述第九晶體管的第一極與所述第一下拉節(jié)點(diǎn)連接，所述第九晶體管的柵極與第二控制信號(hào)端連接以接收所述第二控制信號(hào)，所述第九晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第十晶體管的第一極與所述第二下拉節(jié)點(diǎn)連接，所述第十晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第十晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓，所述第十一晶體管的第一極被配置為接收第四時(shí)鐘信號(hào)，所述第十一晶體管的柵極與所述第二控制信號(hào)端連接以接收所述第二控制信號(hào)，所述第十一晶體管的第二極與所述第二下拉節(jié)點(diǎn)連接。