[發明專利]一種形成半導體存儲裝置的方法

有效

• 申請號: 201710099769.7
• 申請日: 2017-02-23
• 公開（公告）號: CN108470710B
• 公開（公告）日: 2019-09-17
• 發明（設計）人: 張峰溢;鄒世芳;童宇誠;李甫哲;郭明峰
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明涉及一種形成半導體存儲裝置的方法。首先，提供一基底，其中一淺溝槽隔離形成于該基底而定義出多個主動區。接著，進行一第一蝕刻工藝，以形成一位線接觸開口，其中該位線接觸開口是對應該多個主動區中的其中一個，該位線接觸開口暴露該個主動區以及該個主動區周圍的該淺溝槽隔離；進行一第二蝕刻工藝，移除該位線接觸開口中部分的該淺溝槽隔離，使該位線接觸開口中該主動區的一頂面高于該淺溝槽隔離的一底面。最后于該半導體基底上形成一位線結構。

技術領域

本發明涉及一種半導體存儲裝置的制作方法，尤其是涉及一種具有位線接觸開口的半導體存儲裝置的制作方法。

背景技術

隨著科技進步，集成電路制作工藝技術也隨的不斷精進，因此各種電子電路可集成/成形于單一芯片上。制造芯片的半導體制作工藝包括許多步驟，例如形成薄膜的沉積制作工藝、形成圖案化光致抗蝕劑的光致抗蝕劑涂布、曝光與顯影制作工藝以及對薄膜進行圖案化的蝕刻制作工藝等。因應產品需求，芯片上的電路與元件的尺寸持續地縮小化，對于上述各制作工藝的制作工藝容許范圍(process window)的要求也越趨嚴格。因此，如何在產品規格以及設計要求的限制下設法增加制作工藝容許范圍以達到提升生產良率的效果一直是相關業界持續努力的目標。

發明內容

本發明提供了一種半導體存儲裝置的制作方法，以制作品質良好的位線接觸。

根據本發明其中一個實施例，提供了一種半導體存儲裝置的制作方法，包括下列步驟。首先，提供一基底，其中一淺溝槽隔離形成于該基底而定義出多個主動區。接著，進行一第一蝕刻工藝，以形成一位線接觸開口，其中該位線接觸開口是對應該多個主動區中的其中一個，該位線接觸開口暴露該個主動區以及該個主動區周圍的該淺溝槽隔離；進行一第二蝕刻工藝，移除該位線接觸開口中部分的該淺溝槽隔離，使該位線接觸開口中該主動區的一頂面高于該淺溝槽隔離的一頂面。最后于該半導體基底上形成一位線結構，其中該位線結構是部分設置于該位線接觸開口中。

根據本發明另一實施例，本發明是提供一種半導體存儲結構，包含一半導體基底、一淺溝槽隔離、一位線接觸開口、一位線結構以及一間隙壁。半導體基底包括一第一主動區以及多個第二主動區。淺溝槽隔離設置于半導體基底中，其中淺溝槽隔離設置于第一主動區以及等第二主動區之間。位線接觸開口設置于第一主動區以及淺溝槽隔離中。位線結構，部分設置于位線接觸開口中且與第一主動區接觸。間隙壁設置在位線接觸開口中，且間隙壁具有一側壁直接接觸第二主動區。

本發明位線接觸的制作方法是以第一蝕刻制作工藝、第二蝕刻制作工藝與第三蝕刻制作工藝分別進行，其中第一蝕刻制作工藝用以形成開口，第二蝕刻制作工藝可確保主動區的品質，第三蝕刻制作工藝則能加強位線接觸的結構穩定，故能形成品質良好的位線接觸。

附圖說明

圖1至圖8為本發明第一實施例的半導體存儲裝置的制作方法示意圖；

圖9為采用圖6的實施例時最終形成的位線接觸結構的示意圖；

圖10至圖13為本發明第一實施例的半導體存儲裝置的制作方法示意圖。

符號說明

300 基底 319 硅殘渣

302 淺溝槽隔離 318 第二蝕刻步驟

304 主動區 320 接觸插栓層

304A 第一主動區 321 間隙壁

304B 第二主動區 322 低電阻層

308 圖案化掩模層 324 蓋層

310 開口 326 掩模層