[發明專利]非易失性存儲設備

有效

• 申請號: 201710099063.0
• 申請日: 2017-02-23
• 公開（公告）號: CN107102817B
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 鄭鳳吉;金炯坤
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 錢大勇

一種非易失性存儲設備，包括非易失性存儲單元陣列、頁緩沖器電路、數據輸入/輸出電路和控制邏輯，其中N位存儲在單個存儲單元中(N是大于或等于2的整數)，頁緩沖器電路電連接至非易失性存儲單元陣列。頁緩沖器電路包括被配置為臨時存儲數據的至少N個鎖存器。連接至頁緩沖器電路的數據輸入/輸出電路接收編程的輸入數據，并將該輸入數據提供至頁緩沖器電路。控制邏輯控制頁緩沖器電路并在從數據輸入/輸出電路接收編程單元的所有輸入數據之前初始化目標鎖存器的值。

相關申請的交叉引用

本專利申請要求于2016年2月23日提交的韓國專利申請第10-2016-0021109號的優先權，其全部內容通過引用并入本文。

技術領域

本公開涉及半導體存儲設備，更具體地，涉及非易失性存儲設備。

背景技術

半導體存儲設備可以包括諸如DRAM和/或SRAM的易失性存儲器。半導體存儲設備還可以包括諸如EEPROM、FRAM、PRAM、MRAM、閃存等非易失性存儲器。易失性存儲器在斷電時可能丟失存儲在其中的數據，而非易失性存儲器即使在斷電時也可保留存儲在其中的數據。具體地，閃存設備可以具有諸如高編程速度、低功耗、大儲存容量等優點。為此，包括閃存設備的閃存系統可以廣泛地用作數據儲存介質。

閃存的集成度已普遍地增加來滿足用戶的要求，諸如優越的性能和價格競爭力。然而，考慮到制造工藝，常規二維閃存在提高集成度方面具有局限性。已經提出了三維閃存來克服該局限性。

發明內容

本公開的實施例提供了一種具有非易失性存儲單元陣列以及頁緩沖器電路的非易失性存儲設備，在該非易失性存儲單元陣列中N位存儲在單個存儲單元(N是大于或等于2的整數)中，該頁緩沖器電路電連接至非易失性存儲單元陣列。頁緩沖器電路包括被配置為臨時存儲數據的至少N個鎖存器。連接至該頁緩沖器電路的數據輸入/輸出電路接收編程的輸入數據并將該輸入數據提供至頁緩沖器電路。控制邏輯控制頁緩沖器電路并在從數據輸入/輸出電路接收編程單元的所有輸入數據之前初始化目標鎖存器的值。

本公開的實施例提供了一種具有包括多個存儲單元的存儲單元陣列的非易失性存儲設備。頁緩沖器電路臨時存儲從存儲控制器接收的數據，并將臨時存儲的數據傳送至存儲單元陣列。頁緩沖器電路包括緩存鎖存器、第一鎖存器和第二鎖存器。控制電路控制存儲單元陣列和頁緩沖器電路的操作。在控制電路從存儲控制器接收第二編程命令的同時，控制電路控制頁緩沖器電路將存儲在緩存鎖存器中的、對應于從存儲控制器接收的第一編程命令的第一數據傳送至第一鎖存器。

本公開的實施例提供了一種具有包括多個存儲單元的存儲單元陣列的非易失性存儲設備。頁緩沖器電路臨時存儲從存儲控制器接收的數據，并將臨時存儲的數據傳送至存儲單元陣列。該頁緩沖器電路包括緩存鎖存器、第一鎖存器和第二鎖存器。控制電路控制存儲單元陣列和頁緩沖器電路的操作。在緩存鎖存器接收來自存儲控制器的第一數據的第二部分的同時，控制電路控制頁緩沖器電路將存儲在緩存鎖存器中的第一數據的第一部分傳送至第一鎖存器，第一數據對應于從存儲控制器接收的第一編程命令。

附圖說明

以下將參考本公開的非限制性示例實施例的附圖更詳細地描述本公開的前述和其他特征，其中在不同視圖中相同的附圖標記指代相同的部件。附圖不一定按比例，而是重點放在說明本公開的原理。在附圖中：

圖1是根據本公開的示例實施例的閃存系統的框圖；

圖2示出在執行3位MLC非易失性存儲設備的編程操作之后的編程狀態和擦除狀態的閾值電壓分布；

圖3是圖1中的非易失性存儲設備的框圖；

圖4是圖3中的頁緩沖器電路的詳細框圖；

圖5示出了在編程操作期間目標鎖存命令執行的操作的時序圖的一個實施例；