[發(fā)明專利]一種避免柵極多晶硅刻蝕凹痕缺陷的方法有效
| 申請?zhí)枺?/td> | 201710078923.2 | 申請日： | 2017-02-14 |
| 公開（公告）號： | CN106653597B | 公開（公告）日： | 2019-09-17 |
| 發(fā)明（設(shè)計）人： | 曹子貴 | 申請（專利權(quán)）人： | 上海華虹宏力半導(dǎo)體制造有限公司 |
| 主分類號： | H01L21/3213 | 分類號： | H01L21/3213 |
| 代理公司： | 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237 | 代理人： | 屈蘅 |
| 地址： | 201203 上海市浦東*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 避免 柵極 多晶 刻蝕 凹痕 缺陷 方法 | ||
1.一種避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于包括：
第一步驟：在多晶硅層上形成第一硬掩膜組分層，其中第一硬掩膜組分層是用于刻蝕多晶硅層的硬掩膜的一個組成部分，而且第一硬掩膜組分層具有第一厚度；
第二步驟：在所述第一硬掩膜組分層上形成第二硬掩膜組分層，其中第二硬掩膜組分層是用于刻蝕多晶硅層的硬掩膜的另一個組成部分，而且第二硬掩膜組分層具有第二厚度，其中根據(jù)第一厚度來設(shè)置第二厚度，使得第一厚度和第二厚度的厚度之和等于預(yù)定數(shù)值。
2.根據(jù)權(quán)利要求1所述的避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于，第一硬掩膜組分層是氧化硅層，第二硬掩膜組分層是SION層。
3.根據(jù)權(quán)利要求1或2所述的避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于，在第二步驟中，在第一硬掩膜組分層的第一厚度小于20埃的情況下，將第二硬掩膜組分層的第二厚度設(shè)置為350埃。
4.根據(jù)權(quán)利要求1或2所述的避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于，在第二步驟中，在第一硬掩膜組分層的第一厚度大于20埃且小于30埃的情況下，將第二硬掩膜組分層的第二厚度設(shè)置為340埃。
5.根據(jù)權(quán)利要求1或2所述的避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于，在第二步驟中，在第一硬掩膜組分層的第一厚度大于30埃且小于40埃的情況下，將第二硬掩膜組分層的第二厚度設(shè)置為330埃。
6.根據(jù)權(quán)利要求1或2所述的避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于，在第二步驟中，在第一硬掩膜組分層的第一厚度大于40埃且小于50埃的情況下，將第二硬掩膜組分層的第二厚度設(shè)置為320埃。
7.根據(jù)權(quán)利要求1或2所述的避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于，在第二步驟中，在第一硬掩膜組分層的第一厚度大于50埃且小于60埃的情況下，將第二硬掩膜組分層的第二厚度設(shè)置為310埃。
8.根據(jù)權(quán)利要求1或2所述的避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于，在第二步驟中，在第一硬掩膜組分層的第一厚度大于60埃且小于70埃的情況下，將第二硬掩膜組分層的第二厚度設(shè)置為300埃。
9.根據(jù)權(quán)利要求1或2所述的避免柵極多晶硅刻蝕凹痕缺陷的方法，其特征在于，在第二步驟中，在第一硬掩膜組分層的第一厚度大于70埃且小于80埃的情況下，將第二硬掩膜組分層的第二厚度設(shè)置為290埃。
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H01L 半導(dǎo)體器件；其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導(dǎo)體或固體器件或其部件的方法或設(shè)備
H01L21-02 .半導(dǎo)體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導(dǎo)體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導(dǎo)體或電固體器件的裝置；專門適合于在半導(dǎo)體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個固態(tài)組件或集成電路組成的器件或其部件的制造或處理；集成電路器件或其特殊部件的制造
