[發明專利]位準移位電路及整合電路

有效

• 申請號: 201710066083.8
• 申請日: 2017-02-06
• 公開（公告）號: CN108400784B
• 公開（公告）日: 2022-02-25
• 發明（設計）人: 周敏忠
• 申請（專利權）人: 晶豪科技股份有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

本發明實施例提供一種位準移位電路與使用此位準移位電路的整合電路。相對于傳統位準移位電路，此位準移位電路還具有另一對PMOS晶體管與另一對NMOS晶體管，其中另一對PMOS晶體管連接一對PMOS晶體管，且另一對NMOS晶體管連接一對NMOS晶體管。位準移位電路中的多個PMOS晶體管與多個NMOS晶體管可被保護，使得位準移位電路的使用壽命增加，以及使得位準移位電路的毀損機率降低。被打開的另一對NMOS晶體管可以操作于飽和區而非線性區，如此，可以增加位準移位電路的操作速度。

技術領域

本發明關于位準移位電路與使用此位準移位電路的整合電路，其中位準移位電路用以對輸入電壓的第一邏輯高位準進行位準移位以產生輸出電壓的第二邏輯高位準。

背景技術

在現今整合電路的設計中，邏輯核心與輸入/輸出單元可能通過不同電壓來供應電能。舉例來說，于通過0.13微米制程制造的整合電路中，邏輯核心通過1.2伏特的電壓來供應電能，而輸入/輸出單元通過3.3伏特的電壓來供應電能。因為邏輯核心的信號操作于第一電壓范圍(例如，0至1.2伏特)且輸入/輸出單元的信號操作于第二電壓范圍(例如，0至3.3伏特)，因此通常需要一個位準移位電路以確保在邏輯核心與輸入/輸出單元之間傳遞的信號能夠位于正確的邏輯狀態。

請參照圖1，圖1是傳統位準移位電路的電路圖。傳統位準移位電路1包括一對N型金屬氧化物半導體(NMOS)晶體管N1、N2與一對P型金屬氧化物半導體(PMOS)晶體管P1、P2。輸入電壓IN_1與IN_2被輸入至傳統位準移位電路1，以及傳統位準移位電路1根據輸入電壓IN_1與IN_2產生輸出電壓OUT_1與OUT_2，其中輸入電壓IN_2是輸入電壓IN_1的反向信號，以及輸出電壓OUT_2是輸出電壓OUT_1的反向信號。輸入電壓IN_1與IN_2的第一邏輯高位準不同于輸出電壓OUT_1與OUT_2的第二邏輯高位準。舉例來說，輸入電壓IN_1與IN_2的第一邏輯高位準為1.2伏特且輸出電壓OUT_1與OUT_2的第二邏輯高位準為3.3伏特。換言之，傳統位準移位電路1用以輸入電壓IN_1與IN_2的第一邏輯高位準進行位準移位以產生輸出電壓OUT_1與OUT_2的第二邏輯高位準。

傳統位準移位電路1的電路結構說明如下。NMOS晶體管N1與N2的源極連接具有邏輯低位準的低電壓，例如，接地電壓GND。NMOS晶體管N1與N2的柵極分別接收輸入電壓IN_1與IN_2。PMOS晶體管P1的漏極連接NMOS晶體管N1的漏極與PMOS晶體管P2的柵極，且PMOS晶體管P2的漏極連接晶體管N2的漏極與PMOS晶體管P1的柵極。PMOS晶體管P1與P2的源極連接具有第二邏輯高位準的高電壓，例如，系統電壓VDD。PMOS晶體管P2的漏極用以傳送輸出電壓OUT_1，以及PMOS晶體管P1的漏極用以傳送輸出電壓OUT_2。

通過上述傳統位準移位電路1的電路結構，于第一情況下的轉態期間，當輸入電壓IN_1從邏輯低位準往第一邏輯高位準變化以及輸入電壓IN_2從第一邏輯高位準往邏輯低位準變化時，NMOS晶體管N1被打開，且NMOS晶體管N2被關閉。由于NMOS晶體管N1被打開，輸出電壓OUT_2從第二邏輯高位準(即，VDD)往接地電壓GND被拉低，接著，在輸出電壓OUT_2已降低到系統電壓VDD減去PMOS晶體管P2的門限電壓VTP的位準時，PMOS晶體管P2被打開。由于PMOS晶體管P2被打開，輸出電壓OUT_1從接地電壓GND(即，邏輯低位準)往具有第二邏輯高位準的系統電壓VDD被推升，且在輸出電壓OUT_1已增加至系統電壓VDD減去PMOS晶體管P1的門限電壓VTP的位準(即，VDD-VTP)時，PMOS晶體管P1被關閉。于輸出電壓OUT_1等于系統電壓VDD且輸出電壓OUT_2等于接地電壓GND后，轉態期間結束，且穩態期間開始。