[發明專利]位準移位電路及整合電路

有效

• 申請號: 201710066083.8
• 申請日: 2017-02-06
• 公開（公告）號: CN108400784B
• 公開（公告）日: 2022-02-25
• 發明（設計）人: 周敏忠
• 申請（專利權）人: 晶豪科技股份有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

1.一種位準移位電路，包括：

位準移位單元，所述位準移位單元包括：

一第一NMOS晶體管，具有接收一第一輸入電壓的一柵極、連接至一第一邏輯低位準的一源極與一漏極；

一第二NMOS晶體管，具有接收一第二輸入電壓的一柵極、連接至所述第一邏輯低位準的一源極與一漏極，其中所述第二輸入電壓為所述第一輸入電壓的一反向信號；

一第三NMOS晶體管，具有連接至一第一邏輯高位準的一柵極、連接至所述第一NMOS晶體管的漏極的一源極與一漏極；

一第四NMOS晶體管，具有連接至所述第一邏輯高位準的一柵極、連接至所述第二NMOS晶體管的漏極的一源極與一漏極；

一第一PMOS晶體管，具有一柵極、連接至一第二邏輯高位準的一源極與一漏極；

一第二PMOS晶體管，具有一柵極、連接至所述第二邏輯高位準的一源極與一漏極，其中所述第二PMOS晶體管的漏極連接至所述第一PMOS晶體管的柵極，并用以傳送一第一輸出電壓，所述第一PMOS晶體管的漏極連接至所述第二PMOS晶體管的柵極，并用以傳送一第二輸出電壓，且所述第二輸出電壓為所述第一輸出電壓的一反向信號；

一第三PMOS晶體管，具有用以接收所述第二輸入電壓的一柵極、連接至所述第一PMOS晶體管的漏極的一源極與連接至所述第三NMOS晶體管的漏極的一漏極；

一第四PMOS晶體管，具有用以接收所述第一輸入電壓的一柵極、連接至所述第二PMOS晶體管的漏極的一源極與連接至所述第四NMOS晶體管的漏極的一漏極；

其中，所述位準移位單元用于對所述第一輸入電壓和第二輸入電壓的第一邏輯高位準進行位準移位，以產生所述第一輸出電壓和第二輸出電壓的第二邏輯高位準，

并且其中，所述位準移位電路還包括：

輸出級緩沖電路，所述輸出級緩沖電路包括：

一第五PMOS晶體管，具有接收邏輯高位準已經被位準移位的所述第二輸出電壓的一柵極、連接至所述第二邏輯高位準的一源極與用以傳送作為整個所述位準移位電路的輸出電壓的一第三輸出電壓的一漏極；

一第五NMOS晶體管，具有用以接收所述第二輸入電壓的一柵極、連接至所述第一邏輯低位準的一源極與一漏極；以及

一第六PMOS晶體管，具有一柵極、連接至所述第五PMOS晶體管的漏極的一源極與連接至所述第六PMOS晶體管的柵極與所述第五NMOS晶體管的漏極的一漏極。

2.如權利要求1所述的位準移位電路，還包括：

一輸出電容，具有分別連接至所述第五PMOS晶體管的漏極與所述第一邏輯低位準的兩端。

3.如權利要求1所述的位準移位電路，其中所述第一至第六PMOS晶體管的多個本體端連接至第二邏輯高位準，以及所述第一至第五NMOS晶體管的多個本體端連接至第一邏輯低位準。

4.如權利要求1所述的位準移位電路，其中所述第三NMOS晶體管與所述第四NMOS晶體管操作于一飽和區，以及所述第三PMOS晶體管與第四PMOS晶體管的一者操作于所述飽和區。

5.如權利要求1所述的位準移位電路，其中于一第一情況下的一穩態期間，當第一輸入電壓已從第一邏輯低位準變化至第一邏輯高位準且第二輸入電壓已從第一邏輯高位準變化至第一邏輯低位準時，所述第一PMOS晶體管、所述第二NMOS晶體管與所述第五NMOS晶體管被關閉，所述第一NMOS晶體管、所述第三NMOS晶體管、所述第四NMOS晶體管與所述第二至第六PMOS晶體管被打開，如此一來，所述第一輸出電壓與所述第三輸出電壓等于所述第二邏輯高位準，以及所述第二輸出電壓等于所述第三PMOS晶體管的一門限電壓。