[發明專利]半導體元件及其制作方法

有效

• 申請號: 201710058125.3
• 申請日: 2017-01-23
• 公開（公告）號: CN108346665B
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 陳凱評;馮立偉;游奎軒;葉秋顯
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體元件及其制作方法。首先提供一基底，并于基底中形成至少一溝槽。形成一導電材料填充溝槽后，移除部分導電材料至暴露出基底的上表面和溝槽的頂角和上側壁。接著進行一摻雜制作工藝，以沿著基底的上表面、溝槽的頂角和上側壁形成一倒L型的摻雜區。

技術領域

本發明涉及一種半導體元件及其制作方法，尤其是涉及一種動態隨機存取存儲器(DRAM)元件及其制作方法。

背景技術

動態隨機存取存儲器(dynamic random access memory,DRAM)屬于一種揮發性存儲器，包含由多個存儲單元(memory cell)構成的陣列區(array area)以及由控制電路構成的周邊區(peripheral area)。各存儲單元包含一晶體管(transistor)電連接至一電容器(capacitor)，由該晶體管控制該電容器的電荷存儲或釋放來達到存儲數據的目的。控制電路通過橫跨陣列區并與各存儲單元電連接的字符線(word line,WL)與位線(bit line,BL)，可定位至每一存儲單元以控制其數據的存取。

隨著制作工藝世代演進，為了縮小存儲單元尺寸而獲得更高的密集度，存儲器的結構已朝向三維(three-dimensional)發展。埋入式字符線(buried wordline)結構即是將字符線與晶體管整合制作在基底的溝槽中并且橫切各存儲單元的主動區，形成溝槽式柵極，不僅可提升存儲器的操作速度與密集度，還能避免短通道效應造成的漏電情形。

然而，現有的溝槽式柵極仍存在一些缺陷。現有的平面式柵極通過形成輕摻雜區(LDD region)和間隙壁以拉開源/漏區(S/D region)與柵極的距離，避免源/漏區擴散至與柵極重疊而導致漏極引發漏電(drain induced gate leakage,GIDL)問題。但是，目前溝槽式柵極的輕摻雜區和源/漏區是以離子注入的方法形成在緊鄰溝槽開口兩側的基底中，容易往深處擴散而與柵極重疊導致嚴重的漏電問題。因此，如何避免上述漏電問題，提升溝槽式柵極的效能，仍為本領積極研究的課題。

發明內容

本發明一方面提供一種半導體元件的制作方法，步驟包含提供一基底，具有一上表面。在該基底中形成至少一溝槽，并形成一導電材料填充該溝槽。移除部分該導電材料至其頂面低于該上表面，暴露出該上表面以及該溝槽的頂角和上側壁。接著進行一摻雜制作工藝，在暴露的該上表面、該溝槽的頂角和上側壁形成一倒L型的摻雜區，其中，該摻雜制作工藝較佳為等離子體摻雜制作工藝(PLAD)。

本發明另一方面提供一種半導體元件，包含一基底，具有一上表面。至少一溝槽位于該基底中。一導電材料，位于該溝槽中，其中該導電材料的頂面低于該上表面，暴露出該溝槽的頂角和上側壁。一倒L型的摻雜區位于該溝槽的頂角，包含一水平部沿著該上表面延伸，以及一垂直部沿著該溝槽的上側壁延伸。

附圖說明

圖1至圖6為本發明第一實例的半導體元件的制作方法剖面示意圖；

圖7至圖10為本發明第二實例的半導體元件的制作方法剖面示意圖。

主要元件符號說明

1、2 半導體元件

100 基底

100a 上表面

110 阱區

10 溝槽

10a 頂角

10b 上側壁

20、21 柵極介電層

30、31 阻障層