[發明專利]半導體元件及其制作方法

有效

• 申請號: 201710058125.3
• 申請日: 2017-01-23
• 公開（公告）號: CN108346665B
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 陳凱評;馮立偉;游奎軒;葉秋顯
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種半導體元件的制作方法，包含:

提供一基底，具有一上表面；

形成一阱區于該基底中，該阱區具有第一導電型；

在該基底的該阱區中形成一溝槽；

形成一導電材料，填充該溝槽；

移除部分該導電材料至其頂面低于該上表面，暴露出該上表面以及該溝槽的頂角和上側壁；以及

進行一摻雜制作工藝，在暴露的該上表面、該溝槽的頂角和上側壁形成一倒L型的摻雜區，該倒L型的摻雜區具有第二導電型并且包含沿該上表面的水平部和沿該溝槽的該上側壁的垂直部，該水平部的底面高于該垂直部的底面。

2.如權利要求1所述的制作方法，其中該摻雜制作工藝為等離子體摻雜制作工藝(PLAD)。

3.如權利要求1所述的制作方法，其中形成該導電材料之前，另包含形成一阻障層，介于該基底以及該導電材料之間。

4.如權利要求3所述的制作方法，其中移除部分該導電材料的步驟包含:

移除部分該阻障層至與該導電材料的頂面齊平。

5.如權利要求4所述的制作方法，另包含形成一絕緣層，覆蓋該導電材料的頂面和該阻障層。

6.如權利要求3所述的制作方法，其中移除部分該導電材料的步驟包含:

移除部分該阻障層至低于該導電材料的頂面。

7.如權利要求3所述的制作方法，另包含形成一柵極介電層，介于該基底與該阻障層之間。

8.如權利要求1所述的制作方法，其中形成該倒L型的摻雜區之后，另包含形成一蓋層，位于該導電材料上并填滿該溝槽。

9.一種半導體元件，包含:

基底，具有一上表面；

阱區，設于該基底中，并且具有第一導電型；

溝槽，位于該基底的該阱區中；

導電材料，位于該溝槽中，其中該導電材料的頂面低于該上表面，暴露出該溝槽的頂角和上側壁；以及

倒L型的摻雜區，位于該溝槽的頂角，該倒L型的摻雜區具有第二導電型并且包含一水平部沿著該上表面，一垂直部沿著該溝槽的上側壁，其中該水平部的底面高于該垂直部的底面。

10.如權利要求9所述的半導體元件，另包含阻障層，介于該基底與該導電材料之間。

11.如權利要求10所述的半導體元件，其中該阻障層的頂面與該導電材料的頂面齊平。

12.如權利要求11所述的半導體元件，另包含絕緣層，覆蓋該導電材料的頂面以及該阻障層。

13.如權利要求10所述的半導體元件，其中該阻障層的頂面低于該導電材料的頂面。

14.如權利要求10所述的半導體元件，其中該垂直部延伸至與該阻障層的頂面切齊。

15.如權利要求10所述的半導體元件，其中該垂直部包含擴散區，低于該阻障層的頂面。

16.如權利要求10所述的半導體元件，另包含柵極介電層，介于該基底以及該阻障層之間。

17.如權利要求9所述的半導體元件，另包含蓋層，位于該導電材料上并填滿該溝槽。

18.如權利要求9所述的半導體元件，另包含源/漏區，設于該基底的該阱區中并鄰近該溝槽的上側壁，其中該源/漏區的深度小于或等于該垂直部的深度。

19.如權利要求9所述的半導體元件，其中該水平部與該阱區直接接觸。

20.如權利要求9所述的半導體元件，其中兩相鄰的該半導體元件的該倒L型的摻雜區互相連接而形成一倒U型摻雜區。