[發明專利]快閃記憶體

在審

• 申請號: 201710056143.8
• 申請日: 2017-01-25
• 公開（公告）號: CN107039449A
• 公開（公告）日: 2017-08-11
• 發明（設計）人: 曾德彰;永井享浩;白田理一郎;渡邊浩志
• 申請（專利權）人: 超閃科技股份有限公司;永井享浩;白田理一郎;渡邊浩志
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11551;H01L27/11568;H01L27/11578
• 代理公司: 北京匯智英財專利代理事務所(普通合伙)11301
• 代理人: 鄭玉潔

本發明提供低價格且高性能的1.5電晶體型快閃記憶體，其與記憶體區域外部具有高相容性。本發明于基板上形成有犧牲膜，于該膜上設有U字形槽，于該槽內設置多層絕緣膜，該多層絕緣膜具有作為電荷蓄積層的氮化硅層。并且，于多層絕緣膜上設置低電阻材料作為控制閘極。且于控制閘極的側面上的絕緣膜上自我對準形成選擇閘極。相鄰的控制閘極及選擇閘極的兩端分別設置與半導體基板為相反導電型的半導體區域，作為源極及汲極。借此形成1.5電晶體型快閃記憶體，包括源極、汲極且控制閘極及選擇閘極于該源極、汲極之間相鄰。具有控制閘極的MOS電晶體通過電荷蓄積層即氮化硅層被注入電荷或放出電荷而改變閾值電壓，并作為非揮發性記憶體工作。

技術領域

本發明關于可電子覆寫的非揮發性半導體記憶裝置即快閃記憶體的結構及其讀取、寫入及抹除法。

背景技術

目前有各種各樣的NOR型快閃記憶體被提案或實用化。如圖16所示，作為主要的快閃記憶體的記憶元件，有浮動閘極型、以及于硅上重疊氮化硅膜再于氮化硅膜的上下重疊絕緣膜，并于氮化硅膜蓄積電荷的快閃記憶體型(下稱SONOS)兩種被實用化。該快閃記憶體可參照Hideto Hidaka.“Evolution of Embedded Flash Memory Technology for MCU”,in IEEE ICICDT 2011,Tech.dig.。又，作為快閃記憶胞的結構，有“1電晶體”、“1.5電晶體”及“2電晶體”的形狀被實用化。“1.5電晶體”為由兩個電晶體形成的記憶體，但與“2電晶體”相較，兩個電晶體之間的間隔為較狹窄的形狀，故稱為“1.5電晶體”以方便說明。這些構造分別有優缺點，但若注意單元尺寸，則相較于“1電晶體”，“1.5電晶體”及“2電晶體”的形狀常有因電晶體數量增加而單元尺寸增大的缺點存在的情形。又，1.5電晶體形狀因結構復雜而伴隨很大的成本增加。1電晶體的浮動閘極型作為一并抹除的NOR型快閃記憶體被廣泛使用，但其結構于抹除時發生過度抹除的可能性很高，有操作空間狹窄的問題。

圖17表示以往的1.5電晶體型SONOS快閃記憶體的截面圖，圖18表示其記憶胞陣列的電路，可參照美國專利第5408115號說明書及Yoshiyuki Kawashima,TakashiHashimoto,Ichiro Yamakawa“Investigation of the Data Retention Mechanism andModeling for the High Reliability Embedded Split-Gate MONOS Flash Memory”,inIEEE IRPS 2015。圖17所示的記憶胞30，由一個圖面右側具備三層絕緣膜33及該三層絕緣膜33上的控制閘極32的MOS型電晶體，以及一個于一層閘極氧化膜上具備選擇閘極36的MOS電晶體構成。這些電晶體于P型硅基板31或P井上相鄰配置，且兩側形成有N型擴散層，具有三層絕緣膜33的MOS型電晶體側作為源極34，另一方作為汲極35。該三層絕緣膜33由基板側起氧化硅膜(第18圖中為33-1)、氮化硅膜(圖18中為33-2)及氧化硅膜(圖18中為33-3)的三層構成，氮化硅膜33-2為電荷蓄積層。

圖18表示將圖17的記憶胞30配置成行列狀的記憶胞陣列40。該記憶胞陣列的行列配置中，連接至圖17的記憶胞30的控制閘極32的控制閘極線32-1及32-2、連接至圖17的記憶胞30的選擇閘極36的選擇閘極36-1及36-2以及源極線37于列方向配線，連接至圖17的記憶胞30的汲極35的位元線38-1及38-2于行方向配線。源極34及汲極35分別并聯于列方向，且分別連接至源極線37及位元線38-1或38-2，用以控制記憶胞陣列40。

記憶胞30的寫入通過注入熱電子(以下稱SSI)來進行。此時通過對源極34施加約5V的電壓、對汲極35施加約0V的電壓、對控制閘極32施加約10V的電壓并對選擇閘極36施加約1V的電壓，以產生高電場于選擇閘極36及控制閘極32間的空間，而一部分具有高能量的電子被注入至作為電荷蓄積層的氮化硅膜33-2，使控制閘極32的電晶體的閾值電壓增加。