[發明專利]快閃記憶體

在審

• 申請號: 201710056143.8
• 申請日: 2017-01-25
• 公開（公告）號: CN107039449A
• 公開（公告）日: 2017-08-11
• 發明（設計）人: 曾德彰;永井享浩;白田理一郎;渡邊浩志
• 申請（專利權）人: 超閃科技股份有限公司;永井享浩;白田理一郎;渡邊浩志
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11551;H01L27/11568;H01L27/11578
• 代理公司: 北京匯智英財專利代理事務所(普通合伙)11301
• 代理人: 鄭玉潔

1.一種快閃記憶體，其特征在于：包括：

硅基板；

控制記憶胞的周邊電路，設置于該硅基板上；及

記憶胞，該記憶胞連接至該控制記憶胞的周邊電路，該記憶胞包括具有U字形槽的積層絕緣膜，其中，該積層絕緣膜具有三層以上且垂直形成于該硅基板上，該積層絕緣膜的中間層為電荷蓄積層，其中，控制閘極被埋入該積層絕緣膜上的U字形槽中，其中，該記憶胞包括選擇閘極絕緣膜及選擇閘極，該選擇閘極絕緣膜及選擇閘極形成于該硅基板上，該選擇閘極絕緣膜及選擇閘極鄰近該積層絕緣膜的第一側，其中，該選擇閘極的第一端具有汲極區，與其相對的該控制閘極的第二端具有源極區，其中，該電荷蓄積層蓄積負電荷或正電荷，其中，該積層絕緣膜為連續且不中斷的U形構造。

2.如權利要求1所述的快閃記憶體，其特征在于：該控制記憶胞的周邊電路包括邏輯電路。

3.如權利要求1所述的快閃記憶體，其特征在于：還包括夾于該記憶胞及該硅基板間的井。

4.如權利要求1所述的快閃記憶體，其特征在于：該積層絕緣膜的第一側及該選擇閘極間夾有層間絕緣膜。

5.如權利要求1所述的快閃記憶體，其特征在于：該控制閘極包括多晶硅，或包括選自鈦、氮化鈦、鎢、鋁、銅、其混合材料、及其復合膜的低電阻金屬材料。

6.如權利要求1所述的快閃記憶體，其特征在于：該記憶胞的選擇閘極絕緣膜及該控制記憶胞的周邊電路的電晶體的至少一個閘極絕緣膜為同時形成，該記憶胞的選擇閘極及該控制記憶胞的周邊電路的至少一個閘極電極為同時形成，該記憶胞的源極區及該控制記憶胞的周邊電路的至少一個源極區或汲極區為同時形成。

7.如權利要求1所述的快閃記憶體，其特征在于：該記憶胞于寫入操作時被注入負電荷至該電荷蓄積層以進行寫入，且在讀取操作時電流不由該源極區流至該汲極區，其中，該記憶胞于抹除操作時被注入正電荷至該電荷蓄積層以進行抹除，且在該讀取操作時該電流由該源極區流至該汲極區，其中，該寫入操作通過分別施加0~1V的電壓至該汲極區、7~12V的電壓至該控制閘極、1~2V的電壓至該選擇閘極、4~7V的電壓至該源極區、及-0.5~0.5V的電壓至該硅基板所完成，其中，該抹除操作通過分別施加0~1V的電壓至該汲極區、-3~-6V的電壓至該控制閘極、-1~1V的電壓至該選擇閘極、4~7V的電壓至該源極區、及-0.5~0.5V的電壓至該硅基板所完成，其中，該讀取操作通過分別施加0.5~2V的電壓至該汲極區、0~3V的電壓至該控制閘極、1~2V的電壓至該選擇閘極、0~0.5V的電壓至該源極區、及-0.5~0.5V的電壓至該硅基板所完成。

8.如權利要求3所述的快閃記憶體，其特征在于：該記憶胞于抹除操作時被注入正電荷至該電荷蓄積層以進行抹除，且在讀取操作時電流由該源極區流至該汲極區，其中，該抹除操作通過分別施加5~7V的電壓至該井及-5~-8V的電壓至該控制閘極，或分別施加0V至該井及-10~-15V至該控制閘極。

9.如權利要求1所述的快閃記憶體，其特征在于：一個記憶胞陣列具有包括該記憶胞在內的多個記憶胞，該記憶胞陣列包括多個控制閘極線，該多個控制閘極線互相連接且被共同使用。

10.如權利要求1所述的快閃記憶體，其特征在于：一個記憶胞陣列具有包括該記憶胞在內的多個記憶胞，該記憶胞陣列包括多個源極線，該多個源極線互相連接且被共同使用。

11.如權利要求1所述的快閃記憶體，其特征在于：該電荷蓄積層為包括選自氮化硅、硅、金屬氧化物及金屬納米晶體的材料的膜。

12.如權利要求1所述的快閃記憶體，其特征在于：位于該控制閘極下的該積層絕緣膜的底部的高度低于該選擇閘極的底部的高度。