[發明專利]靜電放電保護結構及其形成方法

有效

• 申請號: 201710030460.2
• 申請日: 2017-01-16
• 公開（公告）號: CN108321153B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 陶佳佳
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L23/60;H01L21/71
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 高靜;吳敏

一種靜電放電保護結構及其形成方法，所述形成方法包括：提供襯底，所述襯底上具有鰭部，所述襯底包括第一區域、第二區域以及第三區域，鰭部包括第一鰭部、第二鰭部和第三鰭部；形成第一摻雜層；形成第二摻雜層和第三摻雜層；形成第一電極、第二電極以及第三電極。本發明技術方案可以通過控制第一摻雜層與第二摻雜層和第三摻雜層相接觸的位置，實現對PN結成結位置的控制，所以本發明技術方案能夠有效的降低對PN結成結位置控制的難度，有利于降低形成靜電放電保護結構的難度，有利于改善形成靜電放電保護結構的良率和性能。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種靜電放電保護結構及其形成方法。

背景技術

隨著半導體工藝技術能力的不斷提高，半導體器件的尺寸不斷縮小。靜電放電(Electrostatic Discharge，ESD)對半導體集成電路的危害變得原來越顯著。而且隨著半導體芯片的廣泛運用，導致半導體芯片受到靜電損傷的因素也越來越多。據統計，集成電路失效的產品中35％是由于靜電放電問題所引起的。因此在現有的芯片設計中，集成電路靜電放電保護結構的設計也變得尤為重要。

目前，靜電放電保護結構的設計和應用包括：柵接地N型場效應晶體管 (GateGrounded NMOS，簡稱GGNMOS)保護電路、淺溝槽隔離結構二極管 (STI diode)保護電路、柵控二極管(Gated diode)保護電路、橫向擴散場效應晶體管(Laterally Diffused MOS，簡稱LDMOS)保護電路、雙極結型晶體管(Bipolar Junction Transistor，簡稱BJT)保護電路等。

隨著半導體器件尺寸的不斷縮小，器件密度不斷提高，現有的靜電放電保護結構已無法滿足技術需求，需要在靜電放電保護結構中引入鰭式場效應晶體管。然而，隨著半導體器件的尺寸進一步減小，即使在靜電放電保護結構中采用鰭式場效應晶體管，其電學性能依舊有待提高。

發明內容

本發明解決的問題是提供一種靜電放電保護結構及其形成方法，以提高靜電放電保護結構的性能。

為解決上述問題，本發明提供一種靜電放電保護結構的形成方法，包括：

提供襯底，所述襯底上具有多個分立的鰭部，所述襯底包括第一區域、位于所述第一區域一側且與所述第一區域相鄰的第二區域以及與所述第二區域相對設置且與所述第一區域相鄰的第三區域，位于第一區域襯底上的鰭部為第一鰭部，位于第二區域襯底上的鰭部為第二鰭部，位于第三區域襯底上的鰭部為第三鰭部；形成位于所述第一鰭部上的第一摻雜層，所述第一摻雜層內具有第一類型離子；形成位于所述第二鰭部上的第二摻雜層和位于所述第三鰭部上的第三摻雜層，所述第二摻雜層和所述第三摻雜層內具有第二類型離子，所述第二摻雜層與所述第一摻雜層相接觸，所述第三摻雜層與所述第一摻雜層相接觸；形成位于所述第一摻雜層上的第一電極、位于所述第二摻雜層上的第二電極以及位于所述第三摻雜層上的第三電極，所述第二電極和所述第三電極中的一個用于與第一偏壓電連接，另一個用于與第二偏壓電連接。

相應的，本發明還提供一種靜電放電保護結構，包括：

襯底，所述襯底上具有多個分立的鰭部，所述襯底包括第一區域、位于所述第一區域一側且與所述第一區域相鄰的第二區域以及與所述第二區域相對設置且與所述第一區域相鄰的第三區域，位于第一區域襯底上的鰭部為第一鰭部，位于第二區域襯底上的鰭部為第二鰭部，位于第三區域襯底上的鰭部為第三鰭部；位于所述第一鰭部上的第一摻雜層，所述第一摻雜層內具有第一類型離子；位于所述第二鰭部上的第二摻雜層，所述第二摻雜層內具有第二類型離子，所述第二摻雜層與所述第一摻雜層相接觸；位于所述第三鰭部上的第三摻雜層，所述第三摻雜層內具有第二類型離子，所述第三摻雜層與所述第一摻雜層相接觸；位于所述第一摻雜層上的第一電極；位于所述第二摻雜層上的第二電極；位于所述第三摻雜層上的第三電極，所述第二電極和所述第三電極中的一個用于與第一偏壓電連接，另一個用于與第二偏壓電連接。

與現有技術相比，本發明的技術方案具有以下優點：