[發明專利]一種芯片封裝體及其方法、芯片、錄像設備及電子設備

有效

• 申請號: 201710028822.4
• 申請日: 2017-01-16
• 公開（公告）號: CN106876285B
• 公開（公告）日: 2018-09-21
• 發明（設計）人: 朱國鐘;梁明亮;莫昌文;許夏輝
• 申請（專利權）人: 建榮半導體（深圳）有限公司;建榮集成電路科技（珠海）有限公司;珠海煌榮集成電路科技有限公司
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L23/31;H01L23/48
• 代理公司: 深圳市六加知識產權代理有限公司 44372
• 代理人: 宋建平

本發明涉及芯片封裝技術領域，特別是涉及一種芯片封裝體及其方法、芯片、錄像設備及電子設備。其中，該芯片封裝體包括存儲芯片及邏輯芯片，邏輯芯片包括第一排引腳組及第二排引腳組，第一排引腳組及第二排引腳組至少包括與存儲芯片的各個引腳一一對應連接的若干引腳，并且第一排引腳組的一端還設置有至少一個冗余數據引腳。在封裝邏輯芯片與存儲芯片時，當邏輯芯片與存儲芯片之間的特定引腳(例如，電源引腳)未正對著，或者雖然位于同一側但是為了實現對應的特定引腳之間的互連，而出現打線交叉時，可以利用該冗余數據引腳與存儲芯片的其它數據引腳進行連接，從而避免為了實現特定引腳之間的互連而使數據引腳的打線出現交叉的問題發生。

技術領域

本發明涉及芯片封裝技術領域，特別是涉及一種芯片封裝體及其方法、芯片、錄像設備及電子設備。

背景技術

目前，許多內存芯片常常會以封裝方式與邏輯芯片同時進行封裝，例如，將DDR內存芯片與邏輯芯片分別放置于承載基板上，再利用打線方式分別將DDR芯片的輸出/輸入引腳、邏輯芯片的輸出/輸入引腳與承載基板的焊盤進行連接，從而將DDR內存芯片與邏輯芯片封裝為一個封裝結構。

然而，發明人在實現本發明的過程中，發現現有相關技術至少存在以下問題：由于邏輯芯片的電壓引腳或接地引腳與DDR內存芯片的電壓引腳或接地引腳不是位于同一側，或者，即使都位于同一側但不是正對的，對此結構的芯片封裝體打線比較困難，并且容易出現打線交叉。

發明內容

本發明實施例的一個目的旨在提供一種芯片封裝體及其方法、芯片、錄像設備及電子設備，其解決了現有邏輯芯片與存儲芯片在打線時，容易出現交叉的技術問題。

為解決上述技術問題，本發明實施例提供以下技術方案：

在第一方面，本發明實施例公開一種芯片封裝體，所述芯片封裝體包括存儲芯片及邏輯芯片，所述邏輯芯片包括第一排引腳組及與所述第一排引腳組相對的第二排引腳組，所述第一排引腳組及第二排引腳組至少包括與所述存儲芯片的各個引腳一一對應連接的若干引腳，并且所述第一排引腳組的一端還設置有至少一個冗余數據引腳。

可選地，所述第一排引腳組的另一端設置有至少一個冗余數據引腳；或者，所述第二排引腳組的一端設置有至少一個冗余數據引腳；或者，所述第二排引腳組的另一端設置有至少一個冗余數據引腳。

可選地，所述存儲芯片封裝于所述第一排引腳組與所述第二排引腳組之間。

可選地，所述存儲芯片的引腳方式為雙排直列。

可選地，所述存儲芯片包括SDR SDRAM芯片或DDR SDRAM芯片。

在第二方面，本發明實施例提供一種芯片，所述芯片包括第一排引腳組及與所述第一排引腳組相對的第二排引腳組，所述第一排引腳組的一端設置有至少一個冗余數據引腳。

可選地，所述第一排引腳組的另一端設置有至少一個冗余數據引腳；或者，所述第二排引腳組的一端設置有至少一個冗余數據引腳；或者，所述第二排引腳組的另一端設置有至少一個冗余數據引腳。

在第三方面，本發明實施例提供一種芯片封裝方法，所述方法包括：在邏輯芯片的第一排引腳組的一端設置至少一個冗余數據引腳；將所述邏輯芯片與存儲芯片進行封裝。

可選地，所述方法還包括：在所述邏輯芯片的第一排引腳組的另一端設置至少一個冗余數據引腳；或者，在所述邏輯芯片的第二排引腳組的一端設置至少一個冗余數據引腳；或者，在所述邏輯芯片的第二排引腳組的另一端設置至少一個冗余數據引腳。

可選地，所述將所述邏輯芯片與存儲芯片進行封裝，包括：將所述存儲芯片封裝于所述邏輯芯片的第一排引腳組與所述邏輯芯片的第二排引腳組之間。

在第四方面，本發明實施例提供一種錄像設備，所述錄像設備包括上述的芯片封裝體。