[發明專利]半導體存儲裝置

有效

• 申請號: 201710028465.1
• 申請日: 2017-01-13
• 公開（公告）號: CN107818807B
• 公開（公告）日: 2021-06-29
• 發明（設計）人: 松岡史宜
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C11/16
• 分類號: G11C11/16
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 徐健;段承恩

本發明的實施方式涉及的半導體存儲裝置具有：能夠存儲第1數據或者第2數據的第1存儲單元、連接于第1存儲單元的第1布線和第2布線、能夠對第1布線和第2布線施加第1電壓和第2電壓的第1驅動電路、以及將第1信號和第2信號發送給第1驅動電路的第1控制電路。第1驅動電路基于第1數據和第1信號，對第1布線施加第1電壓，基于第2數據和第2信號，對第2布線施加第1電壓。

本申請以美國臨時專利申請62/394169號(申請日：2016年9月13日)為在先申請而享有優先權。本申請通過參照該在先申請而包括該在先申請的全部內容。

技術領域

本發明的實施方式涉及半導體存儲裝置。

背景技術

具有可變電阻式存儲器的半導體存儲裝置作為半導體存儲裝置的一種而為人所知。另外，MRAM(magnetoresistive random access memory，磁阻式隨機存取存儲器)作為可變電阻式存儲器的一種而為人所知。MRAM是對存儲信息的存儲單元(memory cell)使用具有磁阻效應(magnetoresistive effect)的磁元件得到的存儲器件，并作為以高速工作、大容量、非易失性為特征的下一代存儲器件而受到關注。另外，MRAM作為DRAM、SRAM等易失性存儲器的替代正在被進行研究以及開發。

發明內容

本發明的實施方式提供可靠性以及處理能力高、功耗小的半導體存儲裝置。

實施方式的半導體存儲裝置半導體存儲裝置具備：第1存儲單元，其包括第1可變電阻元件，能夠存儲第1數據或者第2數據；第1布線和第2布線，其分別連接于第1存儲單元的一端及另一端；第1驅動電路，其能夠對第1布線和第2布線的一方施加第1電壓，并且能夠對第1布線和第2布線中的另一方施加與比所述第1電壓低的第2電壓；以及第1控制電路，其將控制第1數據的寫入的第1信號和控制第2數據的寫入的第2信號發送給第1驅動電路。

第1驅動電路基于第1數據和第1信號，對第1布線施加第1電壓，對第2布線施加第2電壓，基于第2數據和第2信號，對第2布線施加第1電壓，對第1布線施加第2電壓。

附圖說明

圖1是第1實施方式涉及的半導體存儲裝置的框圖。

圖2是第1實施方式涉及的半導體存儲裝置所具備的單元陣列(cell array)、第1以及第2列選擇電路、讀取電流吸收(sink)電路的電路圖。

圖3是第1實施方式涉及的半導體存儲裝置所具備的寫入控制電路的電路圖。

圖4是第1實施方式涉及的半導體存儲裝置所具備的寫驅動器(write driver)的電路圖。

圖5A是表示第1實施方式涉及的半導體存儲裝置所具備的MTJ元件的構成例的剖視圖。

圖5B是表示第1實施方式涉及的半導體存儲裝置中的平行狀態(低阻態)的MTJ元件的剖視圖。

圖5C是表示第1實施方式涉及的半導體存儲裝置中的反平行狀態(高阻態)的MTJ元件的剖視圖。

圖6是第1實施方式涉及的半導體存儲裝置中的寫入工作的流程圖。

圖7是表示第1實施方式涉及的半導體存儲裝置中的寫入工作時的各布線的電壓的時間圖(timing chart)。

圖8是第2實施方式涉及的半導體存儲裝置的框圖。

圖9是第2實施方式涉及的半導體存儲裝置所具備的寫入控制電路的電路圖。

圖10是第2實施方式涉及的半導體存儲裝置中的寫入工作的流程圖。

圖11是表示第2實施方式涉及的半導體存儲裝置中的寫入工作時的各布線的電壓的時間圖。

圖12是第3實施方式涉及的半導體存儲裝置的框圖。