[發明專利]一種用于DRAM的帶VDD自補償DLL反饋電路系統

有效

• 申請號: 201710018627.3
• 申請日: 2017-01-10
• 公開（公告）號: CN106898374B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 王嵩
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: G11C11/4076
• 分類號: G11C11/4076;G11C7/22
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 胡樂

本發明提出一種用于DRAM的帶VDD自補償DLL反饋電路系統，解決在不同工藝、不同溫度、不同電壓下反饋電路的延遲匹配問題，從而從根本上保證基于DLL的輸出數據眼圖的穩定性。該電路系統利用DRAM自帶的Zq校準信號與設定的熔絲配置編碼通過邏輯運算生成對反饋電路的補償控制信號，所述設定的熔絲配置編碼是根據實際測試的VDD依賴曲線的斜率來決定補償的程度。本發明可以自動補償芯片在不同工藝、電壓、溫度下引起的各類失配所引起的眼圖漂移問題；可以通過熔絲配置實現最優的自動補償率；借用DRAM本身的自校準信息，附加邏輯非常簡單。

技術領域

本發明涉及一種用于DRAM的DLL反饋電路。

背景技術

隨著現代DRAM的產品外部供電電壓VDD的降低，DRAM(特別是DDR4)對電源電壓的依賴性越來越大。因此JEDEC標準組織在電源電壓上的浮動變化要求也越來越苛刻。現代DRAM基本都是基于DLL來保證輸出數據眼圖的穩定性，如圖1所示。

反饋電路需要在不同工藝、不同溫度、不同電壓下都具有與真實路徑完全相同延遲，才能盡可能保證輸出數據眼圖的穩定性。然而真實DRAM應用的系統中，輸入輸出的信號本身就會隨著供電電壓的變化而變化，同時考慮到輸入輸出負載的不同應用場合，我們很難保證反饋電路的匹配性。另一方面，現代DRAM都是基于CMOS工藝的制造設計方式，當供電電壓低到接近CMOS期間的閾值電壓以后，我們同樣很難去確保反饋電路的匹配性。

圖2是某一例DRAM供電電壓VDD對輸出相位的掃描圖。目前，技術人員需要花費金錢和時間進行金屬層改版希望降低對VDD的依賴性，但是效果并不理想。

處理此類問題的常規方法大體上有以下兩種：

1、基本都是通過基于成品芯片的高速測試結果再做改版生產，從而耽誤產品進度。

2、通過熔絲來調整DLL反饋回路的延遲來優化對VDD的依賴性，但由于無法從根本上解決電路本身就存在匹配失衡的事實，所以只能對某些工藝條件和某些特定溫度下的VDD依賴性進行一定程度的優化。

發明內容

本發明提出一種用于DRAM的帶VDD自補償DLL反饋電路系統，解決在不同工藝、不同溫度、不同電壓下反饋電路的延遲匹配問題，從而從根本上保證基于DLL的輸出數據眼圖的穩定性。

本發明的原理是：通過現代DRAM自帶的一項周期性自校準輸出能力的功能，來調制DLL反饋電路的延遲，從而實現反饋電路與真實電路在不同電壓，溫度，工藝下的延遲一致性。

本發明的解決方案如下：

一種用于DRAM的帶VDD自補償DLL反饋電路系統，包括反饋電路，所述反饋電路的輸出信號經過邏輯運算后作用于DLL延遲鏈；有別于現有技術的是：DRAM自帶的Zq校準信號與設定的熔絲配置編碼通過邏輯運算生成對反饋電路的補償控制信號，所述設定的熔絲配置編碼是根據實際測試的VDD依賴曲線的斜率來決定補償的程度。

具體可采用以下電路生成對反饋電路的補償控制信號：

增加一個數字解碼電路，設校準結果的范圍為1～M，補償控制信號的調節檔位為+/-N步，則數字解碼電路由2N個比較器構成，所述設定的熔絲配置編碼是與校準結果的最大值M和輸出延遲控制位的位數2N有關的函數，2N個比較器產生的2N位二進制碼經譯碼即為補償控制信號的調節檔位。

本發明具有以下優點：

1)可以自動補償芯片在不同工藝、電壓、溫度下引起的各類失配所引起的眼圖漂移問題。

2)可以通過熔絲配置實現最優的自動補償率。

3)借用DRAM本身的自校準信息，附加邏輯非常簡單。

附圖說明