[發明專利]一種基于IODELAY固件的TOA估計電路

有效

• 申請號: 201710011440.0
• 申請日: 2017-01-06
• 公開（公告）號: CN106886147B
• 公開（公告）日: 2019-08-30
• 發明（設計）人: 李洪濤;張昳;韋夢園;毛臻韻;朱熠良;馮欣;潘琪;何天豪
• 申請（專利權）人: 南京理工大學
• 主分類號: G04F10/00
• 分類號: G04F10/00
• 代理公司: 南京理工大學專利中心 32203
• 代理人: 王瑋

技術領域

本發明屬于電子技術領域，具體地說，是一種基于IODELAY固件的TOA（到達時間）估計電路。

背景技術

精確估計信號的到達時間對于雷達、通信、導航定位等領域具有重要的理論價值及應用前景。

現在國內外的TOA（到達時間）估計電路一般由模擬電路實現，其精度較低，數字實現方式在具體實現方面存在各種問題，均未得到大面積普及。

發明內容

本發明的目的是提供一種基于IODELAY固件的TOA估計電路，是一種高分辨率的信號達到時間估計電路。

實現本發明目的的技術方案為：一種基于IODELAY固件的TOA估計電路，該電路由信號邊沿產生模塊、同步匹配脈沖產生模塊、時間匹配模塊和時間生成模塊四個模塊組成。被測信號首先輸入到信號邊沿產生模塊，信號邊沿產生模塊利用IODELAY固件根據輸入被測信號的上升沿產生一個信號邊沿脈沖，并將其輸入到時間匹配模塊。同步匹配脈沖模塊利用IODELAY固件在被測時間范圍內依次輸出一串匹配窄脈沖，并輸出到時間匹配模塊。時間匹配模塊將輸入的信號邊沿脈沖與匹配窄脈沖進行處理，得到時間匹配信號，并輸出到時間生成模塊。時間生成模塊根據輸入的時間匹配信號輸出被測信號的達到時間信息。本發明通過利用IODELAY固件產生的窄脈沖匹配被測信號，已達到對被測信號達到時間的精確估計。

信號邊沿產生模塊主要由一個IODELAY固件與一個查找表（LUT）組成，其中IODELAY固件作用是將輸入信號進行基本時間分辨單元延時，LUT的作用是利用輸入信號與經過IODELAY固件延時的信號產生一個信號邊沿脈沖。

同步匹配脈沖產生模塊由N路IODELAY固件與N路LUT組成，N路IODELAY固件對一固定脈沖信號進行延時，輸出N路依次經過1、2、3……N個基本時間分辨單元延時的脈沖信號，再將相鄰的兩路延時信號輸入到一個LUT中，依次輸出經過1、2、3……N個基本時間分辨單元延時的匹配窄脈沖信號。

時間匹配模塊主要由N路相關器實現，輸入的信號邊沿脈沖分別與N路匹配窄脈沖信號進行相關運算，相關器可以由乘法器實現，對于數字信號，乘法器可以由與門實現，當兩個信號在時間上完全重合時，相應的相關器會輸出一個時間匹配信號。

時間生成模塊主要由編碼器組成，編碼器對輸入的時間匹配信號的相關器進行編碼，輸出被測信號的到達時間信息。

IODELAY固件是Xilinx公司的FPGA的基本硬件單元，其可在輸入200MHz時鐘的情況下對信號進行單位延時，其基本時間分辨單元延時為75ps。

本發明與傳統的TOA電路相比，其顯著優點為：本發明可輸出更精確的時間信息。

附圖說明

圖1 是基于IODELAY的TOA估計電路總體結構。

圖2 是信號邊沿產生模塊。

圖3 是同步匹配脈沖產生模塊。

圖4 是時間匹配模塊模塊。

圖5 是時間生成模塊。

圖6是 IODELAY固件。

圖7是信號邊沿產生模塊輸出波形。

圖8是同步匹配脈沖產生模塊輸出波形。

圖9是時間匹配模塊輸出波形。

具體實施方式

下面參照附圖對本發明作進一步詳細說明。

本發明一種基于IODELAY的TOA估計電路，如圖1所示，該電路由信號邊沿產生模塊、同步匹配脈沖產生模塊、時間匹配模塊和時間生成模塊四個模塊組成。四個模塊具體的電路圖如圖2-5所示。

在圖2所示的時信號邊沿產生模塊中，輸入被測信號被分成兩路，一路進入IODELAY固件，IODELAY固件的延時值可以通過DC[4:0]進行編程，IODELAY固件具體結構見圖6。另外一路直接輸入到LUT單元，經過IODELAY延時的信號同樣進入LUT單元；同時對LUT單元進行編程，使其在引腳1輸入為高電平（1），引腳2輸入為低電平（0）時輸入一個高電平，具體時序圖如圖7所示，其中A為被測信號，B為經過IODELAY延時后的信號，C為經過LUT輸出的信號邊沿脈沖。

IODELAY固件是Xilinx公司的FPGA的基本硬件單元，可對信號進行單位延時，其基本時間分辨單元延時為75ps，其具有DC[4:0]的5位控制輸入，可分別實現75-2400ps的延時功能。