[發明專利]一種DRAM錘壓偵測電路及方法

在審

• 申請號: 201710010168.4
• 申請日: 2017-01-06
• 公開（公告）號: CN106710624A
• 公開（公告）日: 2017-05-24
• 發明（設計）人: 王正文;徐思龍
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: G11C11/4078
• 分類號: G11C11/4078
• 代理公司: 西安通大專利代理有限責任公司61200
• 代理人: 李宏德

1.一種DRAM錘壓偵測電路，其特征在于，包括，

串聯移位寄存器鏈，用來移位鎖存DRAM芯片內部激活指令的行地址A_i；

輸出地址鎖存器，連接在串聯移位寄存器鏈末端，用來鎖存輸出被錘壓到的行地址A_o；

匹配邏輯電路，輸入端分別與輸出地址鎖存器和每一級移位寄存器輸出連接，用于串聯移位寄存器鏈的輸出行地址與輸出地址鎖存器的行地址進行匹配比較；

偵測邏輯電路，輸入端與匹配邏輯電路的輸出連接；偵測邏輯電路輸出偵測信號，同時輸出反饋信號控制移位寄存器和輸出地址鎖存器。

2.根據權利要求1所述的一種DRAM錘壓偵測電路，其特征在于，所述的偵測邏輯電路包括，

偵測邏輯電路輸入端以及時鐘信號與第一D觸發器時鐘輸入相連；第一D觸發器的輸出端與第一反相器相連作為第一D觸發器的輸入，第一D觸發器的輸出端同時與多輸入或非門的輸入端相連；

多輸入或非門的輸出端作為二輸入與門的一個輸入端，二輸入與門的輸出端與第二D觸發器的時鐘輸入相連，第二D觸發器的輸出作為偵測邏輯電路的輸出端，經過第二反相器的輸出freeze與串聯移位寄存器鏈的復位端相連；偵測邏輯電路的復位信號Reset_i與第二D觸發器的復位端相連；

二輸入與門的另一個輸入端與第三D觸發器的輸出相連，第三D觸發器的輸入時鐘與偵測邏輯電路的輸出端相連；第三D觸發器的輸出與第一D觸發器的置位端相連，同時也作為偵測邏輯電路輸出的反饋信號端。

3.根據權利要求2所述的一種DRAM錘壓偵測電路，其特征在于，偵測邏輯電路輸出的反饋信號端連接到一個多路選擇器的控制端，作為控制移位寄存器和輸出地址鎖存器的反饋信號。

4.根據權利要求1所述的一種DRAM錘壓偵測電路，其特征在于，所述的匹配邏輯電路包括多個異或門，異或門的輸出端連接多輸入同或門，多輸入同或門的輸出端輸出比較結果；

異或門的輸出分別連接串聯移位寄存器鏈的輸出行地址和輸出地址鎖存器的行地址上對應的地址信號。

5.根據權利要求1所述的一種DRAM錘壓偵測電路，其特征在于，串聯移位寄存器鏈、輸出地址鎖存器和偵測邏輯電路共用DRAM內部時鐘信號。

6.一種DRAM錘壓偵測方法，其特征在于，包括如下步驟，

步驟1，在n+1個連續的激活指令中，通過輸出地址鎖存器鎖存其中的第一激活指令訪問的行地址，通過串聯移位寄存器鏈依次鎖存最近n次激活指令訪問的行地址；

步驟2，通過匹配邏輯電路對串聯移位鎖存器鏈依次鎖存的最近n次激活指令訪問的行地址與輸出地址鎖存器鎖存的行地址進行匹配比較，并輸出比較結果；輸出地址鎖存器鎖存的行地址作為可能存在錘壓錯誤的行地址；

步驟3，偵測邏輯電路根據輸出的比較結果，進行如下的統計判斷；

3.1在n+1個連續的激活指令中，如果可能存在錘壓錯誤的行地址被多次訪問，且訪問次數小于n，則進行4.2的判斷；否則重復步驟1；

3.2如果可能存在錘壓錯誤的行地址在接下來的2ⁿ次激活指令中有超過2ⁿ/n次以上的訪問記錄；并且可能存在錘壓錯誤的行地址在相鄰的兩次激活指令之間，其他地址訪問次數不超過n-1次，則發出偵測信號Detect_o，給出一個高電平；否則給出一個低電平；

偵測邏輯電路發出偵測信號Detect_o，同時發出一個反饋信號hold，并通過Reset_i重置偵測邏輯電路；

步驟4，輸出地址鎖存器接收到偵測信號Detect_o給出的高電平后，輸出地址鎖存器鎖定當前行地址并輸出；同時反饋信號控制串聯移位寄存器復位，控制輸出地址鎖存器輸出后復位，重復步驟1；

輸出地址鎖存器接收到偵測信號Detect_o給出的低電平后，輸出地址鎖存器輸入端開放給移位寄存器，用以存儲第n+1個激活的行地址；同時反饋信號控制串聯移位寄存器和輸出地址鎖存器繼續進行下一輪偵測，重復步驟1。