[發明專利]半導體封裝襯底及其制造方法

有效

• 申請號: 201680082294.4
• 申請日: 2016-11-10
• 公開（公告）號: CN108701660B
• 公開（公告）日: 2022-03-01
• 發明（設計）人: 裵仁燮;姜圣日
• 申請（專利權）人: 海成帝愛斯株式會社
• 主分類號: H01L23/14
• 分類號: H01L23/14;H01L21/768;H01L23/492;H01L23/495;H01L23/29;H01L23/00
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 汪麗紅

本發明提供一種半導體封裝襯底，在所述半導體封裝襯底中使用由絕緣材料形成的樹脂來填充具有上表面及下表面且由導電材料形成的基礎襯底，所述半導體封裝襯底包括：管芯墊，由所述導電材料形成且位于所述上表面上；以及引線，通過與所述管芯墊電隔離而排列于所述上表面上，且包括接合墊，所述接合墊為打線接合區域，其中所述接合墊包括朝所述下表面突出的突出部，且所述突出部被所述樹脂環繞。由于本發明的基礎襯底被填充樹脂且所述樹脂環繞接合墊的下部部分，因此工藝得到簡化且圖案精度得到提高，進而使得當在所述接合墊上執行打線接合時，因所述打線接合而造成的缺陷可得到防止。

技術領域

本申請案的一或多個實施例涉及一種半導體封裝襯底及一種制造所述半導體封裝襯底的方法。

背景技術

半導體裝置被封裝于半導體封裝襯底中使用。用于進行封裝的半導體封裝襯底具有精細電路圖案及/或輸入/輸出端子。由于半導體裝置具有高性能及/或高集成度且使用半導體進程的電子設備被微型化及/或具有高性能，因此半導體封裝襯底的精細電路圖案中的線寬(line width)進一步減小且精細電路圖案的復雜度亦有所提高。

在對現有半導體封裝襯底的制造中，會使用其中將銅箔(copper foil)涂布于絕緣材料上的覆銅層壓板(copper clad laminate)來形成通孔，且所述通孔的內表面鍍覆有金以電連接銅箔的上表面與銅箔的下表面。接著，使用光致抗蝕劑將銅箔的上表面及銅箔的下表面中的每一者圖案化以制造半導體封裝襯底。然而，以上傳統半導體封裝襯底制造方法可為復雜的且具有低的精度。

發明內容

[發明所要解決的問題]

本發明的實施例包括一種制造半導體封裝襯底的方法，通過所述方法使得制造工藝得到簡化且圖案精度得到提高以藉此防止因打線接合造成的缺陷；以及一種制造所述半導體封裝襯底的方法。

其它方面將在以下說明中予以部分闡述，且該些方面將通過所述說明而部分地顯而易見，抑或可通過實踐所呈現的實施例而得知。

[解決問題的技術手段]

根據本發明的實施例的半導體封裝襯底，在所述半導體封裝襯底中使用由絕緣材料形成的樹脂來填充具有上表面及下表面且由導電材料形成的基礎襯底，所述半導體封裝襯底包括：管芯墊(die pad)，由所述導電材料形成且位于所述上表面上；以及引線(lead)，通過與所述管芯墊電隔離而排列于所述上表面上，且包括接合墊(bonding pad)，所述接合墊為打線接合(wire bonding)區域，其中在所述接合墊的中心區域中形成朝所述下表面突出的突出部，且所述接合墊的中心厚度大于所述接合墊的周邊厚度。

所述引線可更包括連接至所述接合墊的連接圖案，且所述接合墊的所述中心厚度可大于所述連接圖案的厚度。

所述連接圖案的及所述接合墊的下部部分可被填充所述樹脂。

所述引線可更包括連接至所述接合墊的引線墊，且在所述下表面上可設置有與所述管芯墊成一體地形成的管芯焊盤(die land)及與所述引線墊成一體地形成的引線焊盤(lead land)。

所述管芯墊與所述接合墊之間的所述樹脂的一部分可被暴露出，且所述管芯墊、所述接合墊及被暴露的所述樹脂可具有相同的高度水平(level)。

所述半導體封裝襯底可更包括：半導體芯片，安裝于所述管芯墊上；以及導線，接合至所述半導體芯片及所述接合墊。