[發明專利]在高速串行總線上傳達低速和高速并行比特流

在審

• 申請號: 201680065860.0
• 申請日: 2016-10-13
• 公開（公告）號: CN108292924A
• 公開（公告）日: 2018-07-17
• 發明（設計）人: W·K·拉德;M·W·維拉斯;K·W·斯帕爾斯;Z·朱
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03M9/00
• 分類號: H03M9/00;H03K7/08
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳煒;袁逸

1.一種數據傳送方電路，包括：

串化器電路，其被配置為基于高速參考頻率串行化對應于高速比特率的高速并行比特流，以生成用于在高速串行總線上進行傳輸的高速串行比特流；以及

數據處理電路，其被配置為：

接收對應于比所述高速比特率更慢的低速比特率的低速并行比特流；

將所述低速并行比特流轉換成對應于所述高速比特率的所述高速并行比特流；以及

將所轉換的高速并行比特流提供給所述串化器電路。

2.如權利要求1所述的數據送方電路，其特征在于，所述數據處理電路被進一步配置為接收所述高速并行比特流并且將所收到的高速并行比特流傳遞到所述串化器電路。

3.如權利要求1所述的數據傳送方電路，其特征在于，所述高速參考頻率是所述高速比特率的約數。

4.如權利要求3所述的數據傳送方電路，其特征在于，所述高速比特率除以所述低速比特率具有余數。

5.如權利要求1所述的數據傳送方電路，其特征在于：

所述高速并行比特流包括多個二進制比特周期，所述多個二進制比特周期中的每一者包括第一數目個并行二進制比特；

所述低速并行比特流是包括多個脈寬調制(PWM)比特周期的PWM并行比特流，所述多個PWM比特周期中的每一者包括第二數目個并行PWM比特；以及

所述數據處理電路被進一步配置成：

通過將所述高速比特率除以所述低速比特率來確定比特乘數值；以及

對于在所述多個PWM比特周期的每一者中的所述第二數目個并行PWM比特中的每一者：

基于所述比特乘數值和預定義的PWM比特格式，將所述PWM比特編碼為在所述高速并行比特流的所述多個二進制比特周期中的所計算數目個二進制比特周期，其中二進制比特周期的所述所計算數目是通過將所述比特乘數值除以并行二進制比特的所述第一數目來確定的；以及

將所述所計算數目個二進制比特周期輸出到所述串化器電路。

6.如權利要求5所述的數據傳送方電路，其特征在于，所述數據處理電路被進一步配置為如果所述乘數值除以在所述多個二進制比特周期的每一者中并行二進制比特的所述第一數目具有余數，則將所述比特乘數值增加到是并行二進制比特的所述第一數目的倍數的整數值。

7.如權利要求5所述的數據傳送方電路，其特征在于：

在所述多個二進制比特周期的每一者中的所述第一數目個并行二進制比特等于十個二進制比特；以及

在所述多個PWM比特周期的每一者中的所述第二數目個并行PWM比特等于二十個PWM比特。

8.如權利要求1所述的數據傳送方電路，其特征在于，所述高速串行比特流是在MIPI聯盟(MIPI)高速串行總線上被傳送的。

9.如權利要求8所述的數據傳送方電路，其特征在于，所述串化器電路被配置為生成用于在MIPI M-PHY總線上進行通信的所述高速串行比特流。

10.如權利要求8所述的數據傳送方電路，其特征在于，所述串化器電路被配置為生成用于在MIPI C-PHY總線上進行通信的所述高速串行比特流。

11.如權利要求1所述的數據傳送方電路，其特征在于，所述數據傳送方電路被提供在選自包括以下各項的組的設備中：機頂盒、娛樂單元、導航設備、通信設備、固定位置數據單元、移動位置數據單元、移動電話、蜂窩電話、智能電話、平板設備、平板手機、計算機、便攜式計算機、臺式計算機、個人數字助理(PDA)、監視器、計算機監視器、電視機、調諧器、無線電、衛星無線電、音樂播放器、數字音樂播放器、便攜式音樂播放器、數字視頻播放器、視頻播放器、數字視頻碟(DVD)播放器、便攜式數字視頻播放器、以及汽車。