[發(fā)明專利]用于可編程結(jié)構(gòu)層級(jí)結(jié)構(gòu)和高速緩存的指令和邏輯

有效

• 申請(qǐng)?zhí)枺?/td>: 201680064141.7
• 申請(qǐng)日: 2016-09-27
• 公開（公告）號(hào): CN108351863B
• 公開（公告）日: 2022-12-13
• 發(fā)明（設(shè)計(jì)）人: L·A·林斯基
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F15/80
• 分類號(hào): G06F15/80;G06F12/0811
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 何焜;黃嵩泉

在一個(gè)實(shí)施例中，一種處理器包括：第一核，用于執(zhí)行指令；以及可編程結(jié)構(gòu)，具有包括第一可編程結(jié)構(gòu)層和第二可編程結(jié)構(gòu)層的層級(jí)結(jié)構(gòu)布置。所述可編程結(jié)構(gòu)可以包括用于以下操作的結(jié)構(gòu)接口控制器：從所述第一核接收第一可編程結(jié)構(gòu)控制指令；并且響應(yīng)于所述第一可編程結(jié)構(gòu)控制指令而使所述第一可編程結(jié)構(gòu)層的第一可編程結(jié)構(gòu)單元對(duì)第一輸入數(shù)據(jù)執(zhí)行操作。描述并要求保護(hù)了其他實(shí)施例。

技術(shù)領(lǐng)域

本公開涉及處理邏輯、微處理器以及相關(guān)聯(lián)的指令集架構(gòu)領(lǐng)域，當(dāng)由處理器或其他處理邏輯執(zhí)行該指令集架構(gòu)時(shí)，該指令集架構(gòu)執(zhí)行邏輯、數(shù)學(xué)或其他功能性操作。

背景技術(shù)

多處理器系統(tǒng)正變得越來越普遍。多處理器系統(tǒng)的應(yīng)用包括動(dòng)態(tài)域分區(qū)一直延續(xù)到桌面計(jì)算。為了利用多處理器系統(tǒng)，可以將有待執(zhí)行的代碼分成多個(gè)線程以供由各種處理實(shí)體執(zhí)行?？梢员舜瞬⑿械貓?zhí)行每個(gè)線程。此外，為了增大處理實(shí)體的實(shí)用性，可以采用亂序執(zhí)行。亂序執(zhí)行可以在到指令的輸入變得可用時(shí)執(zhí)行這種指令。因此，可以在較早出現(xiàn)于代碼序列中的指令之前執(zhí)行稍后出現(xiàn)于代碼序列中的指令。處理器系統(tǒng)可以與外部協(xié)處理器、數(shù)字信號(hào)處理器、和諸如圖形處理單元等專用處理單元以及現(xiàn)場可編程序門陣列進(jìn)行通信。處理器系統(tǒng)可以通過外部總線與這些元件通信。

附圖簡述

圖1A是根據(jù)本公開的實(shí)施例的示例性計(jì)算機(jī)系統(tǒng)的框圖，該計(jì)算機(jī)系統(tǒng)被形成為具有可以包括用于執(zhí)行指令的執(zhí)行單元的處理器；

圖1B示出了根據(jù)本公開的實(shí)施例的數(shù)據(jù)處理系統(tǒng)；

圖1C示出了用于執(zhí)行文本串比較操作的數(shù)據(jù)處理系統(tǒng)的其他實(shí)施例；

圖2是根據(jù)本公開的實(shí)施例的處理器的微架構(gòu)的框圖，處理器可以包括用于執(zhí)行指令的邏輯電路；

圖3A示出了根據(jù)本公開的實(shí)施例的多媒體寄存器中的各種緊縮數(shù)據(jù)類型表示；

圖3B示出了根據(jù)本公開的實(shí)施例的可能的寄存器內(nèi)數(shù)據(jù)存儲(chǔ)格式；

圖3C示出了根據(jù)本公開的實(shí)施例的多媒體寄存器中的各種有符號(hào)和無符號(hào)緊縮數(shù)據(jù)類型表示；

圖3D示出了操作編碼格式的實(shí)施例；

圖3E示出了根據(jù)本公開的實(shí)施例的具有四十位或更多位的另一可能的操作編碼格式；

圖3F示出了根據(jù)本公開的實(shí)施例的又一可能的操作編碼格式；

圖4A是示出根據(jù)本公開的實(shí)施例的有序流水線以及寄存器重命名級(jí)、亂序發(fā)布/執(zhí)行流水線的框圖；

圖4B是示出根據(jù)本公開的實(shí)施例的、要被包括在處理器中的有序架構(gòu)核以及寄存器重命名邏輯、亂序發(fā)布/執(zhí)行邏輯的框圖；

圖5A是根據(jù)本公開的實(shí)施例的處理器的框圖；

圖5B是根據(jù)本公開的實(shí)施例的核的示例實(shí)現(xiàn)的框圖；

圖6是根據(jù)本公開的實(shí)施例的系統(tǒng)的框圖；

圖7是根據(jù)本公開的實(shí)施例的第二系統(tǒng)的框圖；

圖8是根據(jù)本公開的實(shí)施例的第三系統(tǒng)的框圖；

圖9是根據(jù)本公開的實(shí)施例的芯片上系統(tǒng)的框圖；

圖10示出了根據(jù)本公開的實(shí)施例的處理器，包括中央處理單元和圖形處理單元，該處理器可執(zhí)行至少一條指令；

圖11是示出根據(jù)本公開的實(shí)施例的IP核開發(fā)的框圖；

圖12示出了根據(jù)本公開的實(shí)施例的不同類型的處理器可以如何仿真第一類型的指令；

圖13示出了根據(jù)本公開的實(shí)施例的對(duì)照使用軟件指令轉(zhuǎn)換器將源指令集中的二進(jìn)制指令轉(zhuǎn)換成目標(biāo)指令集中的二進(jìn)制指令的框圖；