[發(fā)明專利]用于可編程結(jié)構(gòu)層級(jí)結(jié)構(gòu)和高速緩存的指令和邏輯

有效

• 申請(qǐng)?zhí)枺?/td>: 201680064141.7
• 申請(qǐng)日: 2016-09-27
• 公開(kāi)（公告）號(hào): CN108351863B
• 公開(kāi)（公告）日: 2022-12-13
• 發(fā)明（設(shè)計(jì)）人: L·A·林斯基
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F15/80
• 分類號(hào): G06F15/80;G06F12/0811
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 何焜;黃嵩泉

1.一種用于控制可編程結(jié)構(gòu)的處理器，包括：

第一核，用于執(zhí)行指令，所述第一核形成于第一管芯上；以及

可編程結(jié)構(gòu)，具有包括形成于所述第一管芯上的第一可編程結(jié)構(gòu)層以及形成于所述第一管芯上的第二可編程結(jié)構(gòu)層的層級(jí)結(jié)構(gòu)布置，所述第一可編程結(jié)構(gòu)層包括第一結(jié)構(gòu)接口控制器、第一配置高速緩存和多個(gè)第一可編程結(jié)構(gòu)陣列，所述第二可編程結(jié)構(gòu)層包括第二結(jié)構(gòu)接口控制器、第二配置高速緩存和多個(gè)第二可編程結(jié)構(gòu)陣列，所述可編程結(jié)構(gòu)包括用于以下操作的所述第一結(jié)構(gòu)接口控制器：

從所述第一核接收包括運(yùn)行指令的第一可編程結(jié)構(gòu)控制指令；以及

響應(yīng)于所述第一可編程結(jié)構(gòu)控制指令而使所述第一可編程結(jié)構(gòu)層的第一可編程結(jié)構(gòu)單元對(duì)第一輸入數(shù)據(jù)執(zhí)行操作，其中，所述第一可編程結(jié)構(gòu)控制指令包括：

第一字段，用于標(biāo)識(shí)所述第一可編程結(jié)構(gòu)單元；

第二字段，用于標(biāo)識(shí)所述第一可編程結(jié)構(gòu)單元要執(zhí)行的周期數(shù)量；

第三字段，用于指示所述第一輸入數(shù)據(jù)的尺寸；以及

第四字段，用于指示會(huì)由所述第一可編程結(jié)構(gòu)單元輸出的第一輸出數(shù)據(jù)的尺寸。

2.如權(quán)利要求1所述的處理器，其特征在于，所述第一核包括：

解碼邏輯，用于對(duì)包括指令集架構(gòu)(ISA)指令的所述第一可編程結(jié)構(gòu)控制指令進(jìn)行解碼；以及

發(fā)布邏輯，用于將經(jīng)解碼的第一可編程結(jié)構(gòu)控制指令引導(dǎo)至所述第一結(jié)構(gòu)接口控制器。

3.如權(quán)利要求2所述的處理器，其特征在于，所述第一核進(jìn)一步包括：調(diào)度邏輯，用于在將對(duì)所述第一輸入數(shù)據(jù)執(zhí)行所述操作的結(jié)果存儲(chǔ)在目的地存儲(chǔ)設(shè)備中之后調(diào)度取決于所述第一可編程結(jié)構(gòu)控制指令的第二指令以在所述第一核的第一執(zhí)行邏輯上執(zhí)行。

4.如權(quán)利要求3所述的處理器，其特征在于，所述調(diào)度邏輯用于至少調(diào)度按照程序順序在所述第二指令之后的第三指令，以在所述第二指令之前在所述第一執(zhí)行邏輯上執(zhí)行。

5.如權(quán)利要求1所述的處理器，其特征在于，所述結(jié)構(gòu)接口控制器用于發(fā)布控制信號(hào)，所述控制信號(hào)用于使所述第一可編程結(jié)構(gòu)單元響應(yīng)于所述第一可編程結(jié)構(gòu)控制指令而執(zhí)行所述操作。

6.如權(quán)利要求1所述的處理器，其特征在于，所述第一可編程結(jié)構(gòu)控制指令進(jìn)一步包括：目的地字段，用于指示所述第一輸出數(shù)據(jù)的目的地存儲(chǔ)設(shè)備。

7.如權(quán)利要求1所述的處理器，其特征在于，所述可編程結(jié)構(gòu)包括一個(gè)或多個(gè)現(xiàn)場(chǎng)可編程門陣列以及一個(gè)或多個(gè)現(xiàn)場(chǎng)可編程神經(jīng)陣列。

8.一種用于控制可編程結(jié)構(gòu)的方法，包括：

在處理器的可編程結(jié)構(gòu)的結(jié)構(gòu)接口控制器中從所述處理器的第一核的流水線接收第一可編程結(jié)構(gòu)指令，所述處理器包括至少一個(gè)核以及所述可編程結(jié)構(gòu)，所述可編程結(jié)構(gòu)包括多個(gè)可編程結(jié)構(gòu)層，所述第一可編程結(jié)構(gòu)指令包括結(jié)構(gòu)預(yù)加載指令；

確定所述多個(gè)可編程結(jié)構(gòu) 層中的第一層的用于與所述第一可編程結(jié)構(gòu)指令相關(guān)聯(lián)的第一結(jié)構(gòu)單元；

響應(yīng)于確定所述第一結(jié)構(gòu)單元，使所述第一結(jié)構(gòu)單元的配置響應(yīng)于所述結(jié)構(gòu)預(yù)加載指令而存儲(chǔ)在所述多個(gè)可編程結(jié)構(gòu) 層中的所述第一層的第一配置高速緩存中；

在所述結(jié)構(gòu)接口控制器中接收第二可編程結(jié)構(gòu)指令，所述第二可編程結(jié)構(gòu)指令包括結(jié)構(gòu)加載指令；

響應(yīng)于所述第二可編程結(jié)構(gòu)指令而將所述配置從所述第一配置高速緩存加載到所述第一結(jié)構(gòu)單元；

在所述結(jié)構(gòu)接口控制器中接收第三可編程結(jié)構(gòu)指令，所述第三可編程結(jié)構(gòu)指令包括結(jié)構(gòu)保存指令；

響應(yīng)于所述第三可編程結(jié)構(gòu)指令而在將所述配置從所述第一配置高速緩存加載到所述第一結(jié)構(gòu)單元之前將所述第一結(jié)構(gòu)單元的當(dāng)前配置保存到所述第一配置高速緩存；

接收第四可編程結(jié)構(gòu)指令，所述第四可編程結(jié)構(gòu)指令包括結(jié)構(gòu)轉(zhuǎn)儲(chǔ)清除指令；

響應(yīng)于第四可編程結(jié)構(gòu)指令而從所述第一結(jié)構(gòu)單元移除所述第一結(jié)構(gòu)單元的當(dāng)前配置而不是保存所述當(dāng)前配置；以及

此后解除對(duì)所述第一結(jié)構(gòu)單元的供電。