[發明專利]低功耗邏輯家族

在審

• 申請號: 201680061019.4
• 申請日: 2016-10-24
• 公開（公告）號: CN108141216A
• 公開（公告）日: 2018-06-08
• 發明（設計）人: 阿里·帕西歐
• 申請（專利權）人: 阿里·帕西歐
• 主分類號: H03K19/0944
• 分類號: H03K19/0944;H03K19/00;G05F3/20
• 代理公司: 無錫市匯誠永信專利代理事務所(普通合伙) 32260
• 代理人: 張歡勇

根據本發明，僅需使用一種增強類型的MOS晶體管來實現硬件中的典型布爾函數。較佳地，MOS晶體管類型允許反向偏置控制以調整和補償操作條件。當在僅PMOS晶體管中實現時，下拉功能由具有連接到輸出端上的門和源極的單個晶體管來執行。這種類型的連接確保下拉功能由下拉晶體管的泄漏電流執行。當所有上拉路徑關閉時，所有上拉晶體管的漏電流需要小于該下拉電流。這些截止電流的比值可以通過晶體管的縱橫比來調整。該邏輯類型在低電壓下提供極低的電流消耗，并且可以避免在超低功耗設計中經常使用的更復雜的關斷電路的可能性。與現有的解決方案相比，該邏輯類型提供了更高的運行速度。

背景

在電池供電和能源獲取聯網設備領域，特別是在采集器中，處理系統的功率消耗是極其重要的。在數字電路中，功率消耗在泄漏和開關操作中，其中，泄漏通常在低功耗的系統中占主導地位。在W.Lim等人的“具有動態泄漏抑制邏輯的無電池Sub-nW Cortex-M0+處理器”，IEEE ISSCC，第146-148頁，2015年2月，介紹了一種極低電源電壓的邏輯配置，其中特別關注泄漏電流最小化。邏輯家族逆變器如圖1所示。該邏輯的運行速度大約為100Hz的，它的設計邏輯是不直接的，每門都有超過兩個輸入。

在僅有PMOS型設備可用的印刷電子領域中已經開發了一種特殊的pmo專用邏輯。在這種邏輯中，通常用CMOS里的NMOS晶體管實現的下拉路徑已被單個晶體管替代，而這個晶體管與輸出的下拉晶體管的門是連接在一起的。這是在S.De Vusser,J.Genoe和P.Heremans的報告中，“晶體管參數對有機數字電路噪音邊緣的影響”，在電子設備IEEETrans，第53卷，第601-610頁，2006年4月，如圖2所示。在這種類型的排列中值得注意的是，下拉PMOS為耗盡模式類型，而在傳統的CMOS工藝中，NMOS和PMOS都是增強模式晶體管。作為下拉器件連接的耗盡型晶體管在工作期間吸收大量的電流。而且，由于印刷晶體管的匹配與批量CMOS相比是非常糟糕的，所以建立堆疊的邏輯門不是直接的，特別是在沒有特別注意每個單獨的晶體管的體電壓的情況下。

本發明的目的是為了提高邏輯的運行速度，與圖1中所示的邏輯相比，它同時保持了低泄漏量的優點。此外，新邏輯家族的操作速度和相關的泄漏可以通過使用向前或向后的體偏置來調整，其中還可以適應過程和溫度變化的影響。

概要

新邏輯家族背后的主要概念是將PMOS(NMOS)晶體管的泄漏電流用于下拉(pull-up)裝置和用于上拉(pull-down)結構的常規排列。根據本發明實現的逆變器如圖3所示，其中兩個晶體管都是在散裝CMOS增強型PMOS晶體管中實現的。VDD的典型值是特定于工藝的，但數量級約為幾百毫伏。門的速度和泄漏控制可以通過控制設備的體偏置來調節。盡管在圖3中，兩個晶體管都是在相同的n-well中實現的，并且具有相同的體偏差控制電壓，但是其他排列也是可能的，例如對下拉和下拉晶體管有一個單獨的控制。根據圖3所示，當逆變器輸入(IN)的電壓處于VDD時，拉升式晶體管與其相關的泄漏電流斷開。為了使下拉式晶體管M2能夠拉低輸出(OUT)處的輸出電壓，M1的源極和門在VDD處的漏電流必須低于M2的漏電流。為了使邏輯輸出在同一邏輯家族內驅動下一級輸入為低電平，輸出必須滿足不完全是GND，但是足夠低以使驅動的上拉式晶體管能夠將下一個門的輸出拉高。下拉路徑和上拉路徑的相應泄漏電流電平可以通過晶體管的高寬比(晶體管寬度(W)除以晶體管長度(L))來相應地設計。在典型情況下，下拉裝置的縱橫比顯著大于上拉裝置的相應比例。當圖3中的逆變器的輸入為低電平時，根據前面的描述意味著足夠低，上拉晶體管M1導通并且具有比下拉的漏電流更強的導通電流，輸出被拉動到VDD，或者在某些情況下足夠接近VDD，以便隨后的門根據對上拉裝置的描述進行操作，與下拉晶體管相比具有更低的泄漏電流。