[發明專利]低功耗邏輯家族

在審

• 申請號: 201680061019.4
• 申請日: 2016-10-24
• 公開（公告）號: CN108141216A
• 公開（公告）日: 2018-06-08
• 發明（設計）人: 阿里·帕西歐
• 申請（專利權）人: 阿里·帕西歐
• 主分類號: H03K19/0944
• 分類號: H03K19/0944;H03K19/00;G05F3/20
• 代理公司: 無錫市匯誠永信專利代理事務所(普通合伙) 32260
• 代理人: 張歡勇

1.由僅具有兩個輸入的布爾函數的PMOS(NMOS)增強模式晶體管構成的邏輯門，其特征在于下拉(上拉)分支，其門和源端連接到邏輯門的輸出，由單個晶體管實現；至少有一個拉升(下拉)分支，實現布爾函數的拉升(下拉)部分，其中上拉(下拉)部分由至少兩個具有不同的晶體管與其門端相關聯的輸入；當沒有上拉(下拉)分支處于導通模式時，下拉(上拉)分支將輸出拉近接近較低(較高)電源電壓，并且上拉(下拉)部分在至少一個上拉(下拉)分支處于導通模式時拉動輸出接近較高(較低)電源電壓；當至少一個拉升(下拉)分支處于傳導模式時，所有構成邏輯門的晶體管都具有相同的襯底電壓。

2.根據權利要求1所述的邏輯門，其中所述晶體管的襯底電壓可從外部調節到門的操作。