[發明專利]配備有存儲器中的處理和窄訪問端口的計算機設備

有效

• 申請號: 201680057288.3
• 申請日: 2016-09-27
• 公開（公告）號: CN108139989B
• 公開（公告）日: 2021-05-25
• 發明（設計）人: 法布里斯·德沃;吉恩-弗朗索瓦·羅伊
• 申請（專利權）人: 優普梅姆公司
• 主分類號: G06F13/12
• 分類號: G06F13/12;G06F13/40
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 康建峰;杜誠

本發明涉及一種計算機設備，其包括：第一處理裝置(202)；多個存儲器電路(204)，多個存儲器電路中的第一存儲器電路包括一個或更多個另外的處理裝置(206)；數據總線(DATA)，其將第一處理裝置(202)耦接至存儲器電路(204)中的每一個，每個存儲器電路(204)都具有寬度為m位的數據端口，并且數據總線寬度為n位，n大于m，第一處理裝置和/或另外的電路(208)適于通過將第一地址轉換為多個第二地址并且通過在第一存儲器電路中憑借多個存儲器訪問操作而執行n位數據值的讀取或寫入操作，來在第一存儲器電路(204)中讀取或寫入n位數據值，其中多個第二地址對應于第一存儲器電路中的m位存儲器位置。

本專利申請要求法國專利申請FR15/59321和FR16/50186的優先權，其被看作是本說明書的組成部分。

技術領域

本發明涉及“存儲器中的處理”的領域，具體地涉及一種計算機設備和一種涉及存儲器電路的方法，該存儲器電路包括一個或更多個處理器和寬度較小的數據總線。

背景技術

現代計算機通常包括處理電路，其通常以片上系統(SoC)的形式實現并且耦接至一個或更多個動態隨機存取存儲器電路(DRAM)。通常需要周期性更新操作的這種存儲器能夠實現密集且相對快速的訪問，并且因此被用作多數計算機中的RAM中的主要數據存儲設備。然而，在SoC與 DRAM電路之間要傳輸的數據量是不斷增長的，而這種數據傳輸會使計算機的運行減緩并且導致能耗相對增大。

已經提出的一種解決方案在于提供集成有一個或更多個處理器的 DRAM電路，以及位于SoC中的主處理器。這種解決方案由于允許向 DRAM的處理器賦予某些數據處理任務使得在避免DRAM電路與主處理器之間的數據傳輸的情況下實現這些任務，而降低了DRAM電路與主處理器之間的數據傳輸量。

使用位于存儲器芯片中的數據處理器的一個困難在于，每個存儲器芯片不能知曉主處理器的總線的總體寬度。實際上，在實踐中通常提供一組存儲器芯片，每個存儲器芯片耦接到主處理器的數據總線的相應的塊 (slice)。將數據總線分成多個塊的優勢在于芯片盒可以具有較窄的數據端口，這意味著較少的引腳以及降低的能耗。另外，窄數據端口使得構建大容量存儲器系統，而無需額外的緩沖放大器芯片，使用該緩沖放大器芯片會增加成本、能耗、等待時間并且減小工作頻率和通帶。由于每個存儲器芯片的窄數據端口，存儲器芯片的處理器將無法處理在主處理器的總寬度上提供的數據。

因此，存在這一技術問題：如何獲得一種能夠在具有窄數據總線的存儲器芯片中實現存儲器中的處理的系統。

發明內容

本說明書的一個實施方式的目的是至少部分地解決一個或更多個現有技術問題。

根據一個方面，提供了一種計算機設備，包括：第一處理裝置；多個存儲器電路，多個存儲器電路中的至少一個第一存儲器電路包括一個或更多個另外的處理裝置；數據總線，其將第一處理裝置耦接到存儲器電路中的每一個，其中，每個存儲器電路具有寬度為m位的數據端口和寬度為n 位的數據總線，n大于m，每個存儲器電路的數據端口例如耦接至數據總線的相應的m位塊，第一處理裝置適于提供要借助數據總線讀取或寫入的n位數據值的一個或更多個第一地址，其中，第一處理裝置和/或另外的電路適于通過將第一地址轉換成與第一存儲器電路中的m位存儲器位置相對應的多個第二地址并且通過憑借多個存儲器訪問操作在第一存儲器電路中對n位數據值進行讀取和寫入操作，來在第一存儲器電路中讀取或寫入n位數據值，其中，多個第二地址中的至少兩個是相鄰地址。

根據一個實施方式，每個另外的處理裝置包括被配置成根據由第一處理裝置提供的命令而對由第一存儲器電路存儲的數據執行處理操作的一個或更多個處理器。

根據一個實施方式，數據總線的寬度n是每個存儲器電路的數據端口的寬度m的p倍，并且存在p個存儲器電路。