[發明專利]配備有存儲器中的處理和窄訪問端口的計算機設備

有效

• 申請號: 201680057288.3
• 申請日: 2016-09-27
• 公開（公告）號: CN108139989B
• 公開（公告）日: 2021-05-25
• 發明（設計）人: 法布里斯·德沃;吉恩-弗朗索瓦·羅伊
• 申請（專利權）人: 優普梅姆公司
• 主分類號: G06F13/12
• 分類號: G06F13/12;G06F13/40
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 康建峰;杜誠

1.一種計算機設備，包括：

第一處理器(202)；

多個存儲器電路(204)；

數據總線(DATA)，其將所述第一處理器(202)耦接至所述存儲器電路(204)中的每個存儲器電路，其中，所述存儲器電路(204)中的每個存儲器電路具有數據端口，所述數據端口具有m位的寬度，并且所述數據總線具有n位的寬度，其中n大于m，所述存儲器電路(204)中的每個存儲器電路的所述數據端口耦接到所述數據總線的相應的m位塊，所述第一處理器(202)能夠向要經由所述數據總線讀取或寫入所述多個存儲器電路(204)的n位數據值提供一個或更多個第一地址，

其中，所述多個存儲器電路(204)中的至少第一存儲器電路包括一個或更多個另外的處理器(206)，所述一個或更多個另外的處理器能夠：

訪問所述第一存儲器電路的數據字，所述第一存儲器電路的數據端口的寬度m小于所述數據字，和

對所述數據字執行操作，

其中，所述第一處理器和/或另外的電路(208)被配置成通過如下在所述第一存儲器電路(204)中讀取或寫入所述n位數據值：

將所述第一地址轉換成與所述第一存儲器電路中的m位存儲器位置相對應的多個第二地址，所述多個第二地址中的至少兩個第二地址是相鄰的地址；和

通過多個存儲器訪問操作，在所述第一存儲器電路中對所述n位數據值進行讀取或寫入操作。

2.根據權利要求1所述的計算機設備，其中，所述一個或更多個另外的處理器(206)中的每一個被配置成基于由所述第一處理器提供的命令而對由所述第一存儲器電路(204)存儲的數據執行處理操作的一個或更多個處理器。

3.根據權利要求1或2所述的計算機設備，其中，所述數據總線的寬度n是每個存儲器電路的數據端口的寬度m的p倍，并且其中，存在p個存儲器電路。

4.根據權利要求1或2所述的計算機設備，其中，所述地址轉換包括地址重排，使得所述一個或更多個第一地址的一個或更多個最高有效位變成指派所述第一存儲器電路的所述多個第二地址的一個或更多個最低有效位。

5.根據權利要求1或2所述的計算機設備，其中，所述一個或更多個第一地址是在所述第一處理器的尋址空間中的地址，并且所述多個第二地址是在所述一個或更多個另外的處理器的局部尋址空間中的地址，其中所述局部尋址空間是線性的或者針對每個段是線性的。

6.根據權利要求1或2所述的計算機設備，還包括數據高速緩存(1000)，以及能夠對所述數據高速緩存(1000)的一條或更多條線(L0，L1，L2)進行高速緩存線重排的數據重排電路(1001，1116)，所述數據高速緩存(1000)包括高速緩存線，每條所述高速緩存線均存儲多個數據字，每個數據字包括多個數據字節，并且其中，所述高速緩存線重排將形成所述數據字中的第一數據字的字節存儲到所述高速緩存的與所述第一存儲器電路相關聯的存儲位置中。

7.根據權利要求6所述的計算機設備，其中，所述數據高速緩存(1000)經由數據總線耦接到所述存儲器電路(204)，并且其中，所述數據重排電路是耦接在所述數據總線與所述數據高速緩存(1000)之間的字節轉置電路(1116)，并且能夠實現被存儲在所述高速緩存中或者從所述高速緩存載入的每個數據值的高速緩存線重排。

8.根據權利要求1或2所述的計算機設備，其中，所述第一處理器和/或所述另外的電路(208)能夠確定所述一個或更多個第一地址是否落入與所述一個或更多個另外的處理器(206)相關聯的地址段中，并且如果所述一個或更多個第一地址落入所述地址段中則進行地址轉換。

9.根據權利要求1或2所述的計算機設備，其中，所述第一地址的多個最低有效位與所述第二地址之一的多個最低有效位相同。