[發明專利]超高模量與蝕刻選擇性的硼-碳硬掩模膜

有效

• 申請號: 201680056619.1
• 申請日: 2016-08-11
• 公開（公告）號: CN108140545B
• 公開（公告）日: 2022-08-09
• 發明（設計）人: P·K·庫爾施拉希薩;段子青;K·T·納拉辛哈;K·D·李;金柏涵
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;C23C16/36;C23C16/24
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 侯穎媖;金紅蓮

本公開的實施例大體而言涉及集成電路制造。更具體而言，本文所述實施例提供用于在基板上沉積硼?碳膜的技術。在一實施例中，提供處理基板的方法。方法包含使含烴氣體混合物流動至具有基板定位于內的處理腔室的處理容積，其中基板經加熱達約400℃至約700℃的基板溫度；使含硼氣體混合物流動至處理容積；及在處理容積內產生RF等離子體，以于加熱基板上沉積硼?碳膜，其中硼?碳膜具有約200GPa至約400GPa的彈性模量和約?100MPa至約100MPa的應力。

背景

技術領域

本公開的實施例大體而言涉及集成電路制造。更具體而言，本文所述實施例提供用于在基板上沉積硼-碳膜的技術。

背景技術

集成電路已發展成在單一芯片上包括數百萬個晶體管、電容器和電阻器的復雜裝置。芯片設計發展不斷要求更快速電路系統和更高電路密度。對快速電路與高電路密度的要求推動了對用于制造此類集成電路的材料的對應需求。特別地，由于集成電路部件尺寸縮減至納米級，現須使用低電阻率的導電材料和低介電常數的絕緣材料，以從此類部件獲得適當電氣性能。

對較高電路密度的要求也推動了對用于制造集成電路部件的處理程序要求。例如，在采用常規光刻技術的處理程序中，能量敏感抗蝕劑層形成在置于基板上的材料層的堆疊上方。能量敏感抗蝕劑層暴露至圖案的圖像而形成光刻膠掩模。隨后，利用蝕刻工藝，將掩模圖案轉移到堆疊的材料層中的一層或多層。用于蝕刻工藝的化學蝕刻劑經選擇為對堆疊的材料層比對能量敏感抗蝕劑具有更大的蝕刻選擇性。也就是說，化學蝕刻劑蝕刻材料堆疊的一或更多層的速率比蝕刻能量敏感抗蝕劑快得多。對堆疊的一或更多材料層的勝過抗蝕劑的蝕刻選擇性可防止能量敏感抗蝕劑在完成圖案轉移前耗盡。

隨著圖案尺寸縮小，能量敏感抗蝕劑的厚度勢必相應減小，以控制圖案分辨率。在圖案轉移步驟期間，此類薄抗蝕劑層可能由于遭化學蝕刻劑侵蝕而不足以對底下材料層進行掩模。稱作硬掩模的中間層由于它的高化學蝕刻劑抗性而常用于能量敏感抗蝕劑層與底下材料層之間，以協助圖案轉移。期望薄硬掩模兼具高蝕刻選擇性，且在完成蝕刻工藝后容易移除。隨著臨界尺寸(CD)減小，現行硬掩模材料缺少相對底下材料的預定蝕刻選擇性，且通常很難移除。

硼-碳膜具有優良的機械性質、優異的階梯覆蓋性、良好的濕蝕刻抗性，且對低介電膜具高干蝕刻選擇性。所有特性皆有益諸如光刻硬掩模至低k電介質蝕刻和自對準雙重圖案化工藝等應用。然而，因非晶本性，非晶硼膜趨于具高膜應力，導致線彎曲而損壞集成電路。非晶碳膜的蝕刻選擇性差，故需要厚硬掩模。厚硬掩模并不適用，因為透明度下降，及圖案彎曲或于高深寬比時崩塌。

因此，需要具改良蝕刻選擇性的透明硬掩模膜。也需用于沉積改良硬掩模層的方法。

發明內容

本公開的實施例大體而言涉及集成電路制造。更具體而言，本文所述實施例提供用于在基板上沉積硼-碳膜的技術。在一實施例中，提供處理基板的方法。方法包含：使含烴氣體混合物流動至具有基板定位于內的處理腔室的處理容積，其中基板經加熱達約400℃至約700℃的基板溫度；使含硼氣體混合物流動至處理容積；以及在處理容積內產生RF等離子體，以于加熱基板上沉積硼-碳膜，其中硼-碳膜具有約200GPa(吉帕)至約400GPa的彈性模量和約-100MPa(兆帕)至約100MPa的應力。

在另一實施例中，提供處理基板的方法。方法包含：使含烴氣體混合物流動至具有基板定位于內的處理腔室的處理容積，其中基板經加熱達約400℃至約700℃的基板溫度，其中含硼氣體混合物包含二硼烷(B₂H₆)；使含硼氣體混合物流動至處理容積，其中含烴氣體混合物包含丙烯(C₃H₆)；以及在處理容積內產生RF等離子體，以于加熱基板上沉積硼-碳膜，其中硼-碳膜具有約200至約400GPa的彈性模量和約-100MPa至約100MPa的應力。