[發(fā)明專利]用于在多個拓撲結構中使用的裝置及其方法

有效

• 申請?zhí)枺?/td>: 201680030441.3
• 申請日: 2016-05-25
• 公開（公告）號: CN107667358B
• 公開（公告）日: 2021-07-13
• 發(fā)明（設計）人: J·S·尼爾;D·F·卡特;S·J·羅賓遜;M·K·帕特爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/28
• 分類號: G06F13/28;G06F13/40
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉瑜;王英

1.一種在計算系統(tǒng)中使用的半導體設備，所述半導體設備包括：

模式存儲器，其用于存儲指示多個模式中的一個模式的信息；以及

第一結構，其在所述多個模式中可操作，所述結構包括：

耦合至所述模式存儲器的邏輯，所述邏輯用于根據(jù)由所述信息指示所標識的模式來控制對由所述第一結構接收到的向存儲器的讀取請求和寫入請求的處理，

其中，所述多個模式包括：

第一模式，其中，存儲器控制器連接至所述第一結構；

第二模式，其中，存儲器控制器連接至非相干輸入/輸出(I/O)結構，所述非相干輸入/輸出結構連接至所述第一結構；以及

第三模式，其中，知識產(chǎn)權(IP)核連接至存儲器控制器，所述存儲器控制器連接至非相干輸入/輸出(I/O)結構，所述非相干輸入/輸出結構連接至所述第一結構。

2.根據(jù)權利要求1所述的半導體設備，其中，所述邏輯控制一個或多個高速緩存存儲器的狀態(tài)、至少一個數(shù)據(jù)緩沖器的狀態(tài)以及存儲器請求的類型和定時，并且控制對所述請求的響應的定時。

3.根據(jù)權利要求2所述的半導體設備，其中，所述邏輯響應于軟件啟動的事務以確保軟件啟動的高速緩存控制和排序事件被處理。

4.根據(jù)權利要求1所述的半導體設備，其中，所述邏輯使得向存儲器的所有寫入操作被發(fā)布而不等待在所述多個模式中的一個模式中的完成響應，并且使寫入作為被發(fā)布的寫入或未被發(fā)布的寫入與所述多個模式中的一個或多個其它模式中所要求的完成響應一起被發(fā)送。

5.根據(jù)權利要求1所述的半導體設備，其中，所述邏輯允許向存儲器的高速緩存的寫入操作和未高速緩存的寫入操作在所述多個模式中的一個模式中被重排，并且僅允許高速緩存的寫入操作在所述多個模式中的另一模式中被重排。

6.根據(jù)權利要求1所述的半導體設備，其中，所述邏輯不完成圍欄或高速緩存無效操作中的一個或多個，直至向存儲器的一個或多個之前的寫組合寫入操作、非臨時寫入操作或高速緩存行刷新操作在所述多個模式中的一個或多個模式中已接收到它們的完成響應，并且不在所述多個模式中的另一模式中通過所述結構來觸發(fā)任意動作。

7.根據(jù)權利要求1所述的半導體設備，其中，所述邏輯不將未高速緩存的寫入操作轉(zhuǎn)發(fā)至存儲器或輸入/輸出(I/O)結構中的任意一個，直至向存儲器的一個或多個之前的寫組合寫入操作或非臨時寫入操作在所述多個模式中的一個或多個模式中已接收到它們的完成響應，并且不在所述多個模式中的另一模式中通過所述結構來觸發(fā)任意動作。

8.根據(jù)權利要求1所述的半導體設備，其中，所述模式存儲器位于所述第一結構中。

9.根據(jù)權利要求1所述的半導體設備，其中，所述模式存儲器是經(jīng)由BIOS、固件、帶、熔絲或軟件來進行設置的。

10.一種用于處理信息的計算系統(tǒng)，所述計算系統(tǒng)包括：

半導體設備，其具有

模式存儲器，其用于存儲指示多個模式中的一個模式的信息；

第一結構，其在所述多個模式中可操作，所述結構包括耦合至所述模式存儲器的邏輯，所述邏輯用于根據(jù)由指示所述多個模式中的一個模式的所述信息標識的模式來控制對由所述第一結構接收到的向存儲器的讀取請求和寫入請求的處理；以及

至少一個存儲器控制器，其耦合至所述半導體設備；以及

至少一個存儲器，其耦合至所述至少一個存儲器控制器，

其中，所述多個模式包括：

第一模式，其中，存儲器控制器連接至所述第一結構；

第二模式，其中，存儲器控制器連接至非相干輸入/輸出(I/O)結構，所述非相干輸入/輸出結構連接至所述第一結構；以及

第三模式，其中，知識產(chǎn)權(IP)核連接至存儲器控制器，所述存儲器控制器連接至非相干輸入/輸出(I/O)結構，所述非相干輸入/輸出結構連接至所述第一結構。