[發明專利]DRAM電路、計算機系統和訪問DRAM電路的方法

有效

• 申請號: 201680010586.7
• 申請日: 2016-02-12
• 公開（公告）號: CN107257964B
• 公開（公告）日: 2020-11-13
• 發明（設計）人: 法布里斯·德沃;吉恩-弗朗索瓦·羅伊
• 申請（專利權）人: 優普梅姆公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 康建峰;陳煒

1.一種動態隨機存取存儲器電路，包括：

存儲器陣列(104)，包括一個或更多個存儲體(418)；

第一處理器(420)；以及

處理器控制接口(904)，用于從中央處理器(P1、P2)接收去往所述第一處理器的數據處理命令，其中，當所述第一處理器(420)正在處理數據時所述中央處理器(P1、P2)被拒絕訪問所述存儲器陣列(104)中的所述存儲體(418)中一個或更多個存儲體，以及其中，所述處理器控制接口(904)能夠當所述第一處理器已經完成訪問所述存儲器陣列中的所述存儲體中的一個或更多個存儲體時向所述中央處理器指示這些存儲體變得能夠被所述中央處理器訪問，所述處理器控制接口(904)包括在所述動態隨機存取存儲器電路的地址空間內能夠訪問的一組控制寄存器(908)并且不包括在所述第一處理器(420)與所述中央處理器(P1、P2)之間的任何專用控制線，

其中，所述動態隨機存取存儲器電路還包括刷新控制電路(424)，所述刷新控制電路(424)能夠：

從所述中央處理器接收用于在所述存儲器陣列的至少一個存儲體(418)中執行數據刷新操作的刷新事務；和

確定所述第一處理器是否正在訪問所述至少一個存儲體(418)，并且如果是，則延遲所述數據刷新操作的開始時間。

2.根據權利要求1所述的動態隨機存取存儲器電路，其中，所述刷新控制電路(424)包括刷新掛起寄存器(702)，并且其中，延遲所述數據刷新操作的開始時間包括在所述刷新掛起寄存器(702)中指示所述刷新操作掛起。

3.根據權利要求2所述的動態隨機存取存儲器電路，其中，所述動態隨機存取存儲器電路的地址空間包括與所述一組控制寄存器(908)永久關聯的一個或更多個地址。

4.根據權利要求2所述的動態隨機存取存儲器電路，其中，所述動態隨機存取存儲器電路的地址空間包括與所述一組控制寄存器(908)相關聯的一個或更多個地址，并且其中，所述一個或更多個地址能夠在寄存器去激活控制信號被激活的情況下被轉變為所述存儲器陣列的地址。

5.根據權利要求2所述的動態隨機存取存儲器電路，其能夠從所述中央處理器(P1、P2)接收用于使所述一組控制寄存器在所述動態隨機存取存儲器電路的地址空間內能夠被訪問的激活信號。

6.根據權利要求5所述的動態隨機存取存儲器電路，其中，所述激活信號借助于地址總線來被提供，并且能夠由所述處理器控制接口檢測。

7.根據權利要求6所述的動態隨機存取存儲器電路，其中，所述激活信號對應于用于使所述一組控制寄存器能夠被訪問的存儲器訪問序列，以及其中，所述存儲器訪問序列是其中不是所有字都被寫入的脈沖訪問序列。

8.根據權利要求6所述的動態隨機存取存儲器電路，其中，所述激活信號對應于用于使所述一組控制寄存器能夠被訪問的存儲器訪問序列，以及其中，所述存儲器訪問序列是在第一時間段內對所述存儲體之一中的存儲區內的存儲單元進行的多個存儲器訪問。

9.根據權利要求7或8所述的動態隨機存取存儲器電路，其中，所述動態隨機存取存儲器電路能夠基于以下中的一個或更多個來檢測所述存儲器訪問序列：

接收所述存儲器訪問序列的時間段；以及

所述存儲器訪問序列的持續時間。

10.一種計算機系統，包括：

多個根據權利要求1至9中任一項所述的動態隨機存取存儲器電路；以及

中央處理器(P1、P2)，所述中央處理器經由N位公共數據總線耦接至所述動態隨機存取存儲器電路中的每一個，每個動態隨機存取存儲器電路包括耦接至所述N位數據總線的N位總線接口。