[發明專利]三維邏輯電路

有效

• 申請號: 201680006078.1
• 申請日: 2016-01-20
• 公開（公告）號: CN107210066B
• 公開（公告）日: 2021-06-15
• 發明（設計）人: 普拉特尤沙·卡邁勒
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28;G11C19/34;H03K3/356;H03K3/3562
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 趙騰飛

一種3D多位觸發器可包含雙層結構。所述雙層結構可包含第一層，其包含用于所述多位觸發器的共同時鐘電路以及個別觸發器的時鐘驅動部分；及第二層，其包含用于所述多位觸發器的共同掃描電路以及所述個別觸發器的非時鐘驅動部分。或者，所述第一層可包含所述共同時鐘電路以及所述個別觸發器的一部分，并且所述第二層可包含所述共同掃描電路以及所述個別觸發器的另一部分。

技術領域

本發明大體上涉及三維(3D)邏輯電路，且更確切地說，但非排他地，涉及單片3D多位觸發器或觸發器盤。

背景技術

多位觸發器(還稱為觸發器盤)是在具有多個數據輸入及輸出，但具有單個時鐘的一個單元內實現多個觸發器的功能性的大型單元。通過共享共同資源(共同時鐘及掃描電路)，觸發器盤提供更高功率及面積效率。然而，觸發器盤的較大大小及高動態電流汲取(尤其當觸發大部分位時)會損害單元布局/路由以及對電網上的動態IR預算的需求。

因此,存在對改進常規方法的方法的持續工業需求,包含特此提供的改進的方法及設備。

從具體實施方式及附圖更佳地理解作為所述教示的特性的創造性特征，以及其它目的及優點。圖式中的每一者僅出于說明及描述的目的提供，且并不限制本發明教示。

發明內容

以下呈現關于與本文中所揭示的設備及方法相關聯的一或多個方面及/或實例的簡化概述。因此，以下概述不應視為關于所有預期方面及/或實例的詳盡概述，也不應認為以下概述識別關于所有預期方面及/或實例的關鍵或至關重要的元素，或描繪與任何特定方面及/或實例相關聯的范圍。因此，以下概述的唯一目的是以簡化形式呈現與關于本文中所揭示的設備及方法的一或多個方面及/或實例相關的特定概念，以先于下文所呈現的詳細描述。

本發明的一些實例涉及用于允許多位觸發器電路折疊成兩個或多于兩個層的單片三維(3D)多位觸發器的系統、設備及方法。單片3D多位觸發器提供給定層中的較小單元占用面積(使布局更容易)、跨越層的分布式輸入/輸出(I/O)(緩解路由擁塞)及跨越層的分布式裝置(提高電網上的動態IR預算)。

在本發明的一些實例中，系統、設備及方法包含多位觸發器電路，所述多位觸發器電路具有：多個單一位觸發器電路，所述多個單一位觸發器電路中的每個單一位觸發器電路包括由時鐘信號驅動的時鐘部分及非時鐘部分；共同時鐘電路，所述多個單一位觸發器電路的所述時鐘部分中的每一者連接到所述共同時鐘電路；共同掃描電路，所述多個單一位觸發器電路的所述非時鐘部分中的每一者連接到所述共同掃描電路；并且其中所述多個單一位觸發器電路的所述時鐘部分在第一層中，并且所述多個單一位觸發器電路的所述非時鐘部分在位于所述第一層上方的第二層中。

在本發明的一些實例中，系統、設備及方法包含多位觸發器電路，所述多位觸發器電路具有：第一多個觸發器電路及第二多個觸發器電路，其中所述第一多個觸發器電路位于第一層中并且所述第二多個觸發器電路位于所述第一層上方的第二層中；共同時鐘電路，其位于所述第一層中并且連接到所述第一多個觸發器電路中的每一者及所述第二多個觸發器電路中的每一者；及共同掃描電路，其位于所述第二層中并且連接到所述第一多個觸發器電路中的每一者及所述第二多個觸發器電路中的每一者。

與本文中所揭示的設備及方法相關聯的其它特征及優點將基于附圖及詳細描述而對本領域技術人員顯而易見。

附圖說明

呈現附圖以描述本教示的實例并且附圖并不是限制性的。呈現附圖以輔助描述本發明的實例，且僅僅為了說明而非限制所述實例而提供附圖。

通過結合附圖參考下文的詳細描述能夠更好地理解本發明的各方面，從而能夠容易地獲得對本發明的各方面及其多個伴隨優點的更全面理解，在附圖中：

圖1描繪多位觸發器的示例性框圖。

圖2描繪具有時鐘及非時鐘部分的位觸發器的示例性示意圖。

圖3描繪多位觸發器的示例性雙層布局圖。