[實用新型]基于FPGA架構的ETS表決卡

有效

• 申請號: 201621465383.0
• 申請日: 2016-12-29
• 公開（公告）號: CN206348782U
• 公開（公告）日: 2017-07-21
• 發明（設計）人: 田鋼;萬詩新;王楠;潘清;王洪淼;趙寶平
• 申請（專利權）人: 國核自儀系統工程有限公司
• 主分類號: G06F13/28
• 分類號: G06F13/28;G06F13/42
• 代理公司: 上海申匯專利代理有限公司31001
• 代理人: 俞宗耀,朱逸

技術領域

本實用新型涉及汽輪機技術，特別是涉及一種基于FPGA架構的ETS表決卡的技術。

背景技術

ETS系統（汽輪機危急遮斷系統）都設置在火電廠、核電廠的汽輪機運行控制室內。目前，ETS系統都是采用機械式的繼電器來實現表決邏輯的，需要通過多個繼電器來搭建表決邏輯，具有不靈活及邏輯無法修改的缺陷，不能實現復雜的表決邏輯，并且延時時間長，系統響應速度慢，會影響到汽輪機系統的運行安全。

發明內容

針對上述現有技術中存在的缺陷，本實用新型所要解決的技術問題是提供一種能快速靈活的實現復雜表決邏輯，并且表決時間短的基于FPGA架構的ETS表決卡。

為了解決上述技術問題，本實用新型所提供的一種基于FPGA架構的ETS表決卡，其特征在于：包括FPGA表決模塊、IOP處理模塊、第一連接件、第二連接件；

所述FPGA表決模塊設有多路數字信號輸入端口、多路數字信號輸出端口、多路串行通信端口、1路LVDS發送端口、多路LVDS接收端口；

所述第一連接件具有多路數字信號輸入接口、多路數字信號輸出接口，第一連接件的各路數字信號輸入接口各經一個數字信號傳輸通道分別接到FPGA表決模塊的各路數字信號輸入端口，FPGA表決模塊的各路數字信號輸出端口各經一個數字信號傳輸通道分別接到第一連接件的各路數字信號輸出接口；

所述第二連接件具有多路串行通信接口、1路LVDS發送接口、多路LVDS接收端口，第二連接件的各路串行通信接口各經一個串行通道分別接到FPGA表決模塊的各路串行通信端口，FPGA表決模塊的LVDS發送端口經一LVDS傳輸通道接到第二連接件的LVDS發送接口，第二連接件的各路LVDS接收端口各經一個LVDS傳輸通道分別接到FPGA表決模塊的各路LVDS接收端口；

所述IOP處理模塊中設有FPGA處理子模塊、CPU子模塊，其中的FPGA處理子模塊經數據線與FPGA表決模塊互聯，并且FPGA處理子模塊設有多路數字信號輸入端口，第一連接件的各路數字信號輸入接口各經一個數字信號傳輸通道分別接到FPGA處理子模塊的各路數字信號輸入端口，FPGA處理子模塊與CPU子模塊經數據總線互聯。

本實用新型提供的基于FPGA架構的ETS表決卡，采用多路數字量輸入及多路雙冗余數字量輸出去現場控制電磁閥等執行部件的運行，并通過FPGA表決模塊完成對輸入數字信號、轉速信號的表決，能快速靈活的實現復雜表決邏輯，并且表決時間短，表決邏輯還可以根據具體應用編輯，能有效的保護汽輪機系統的運行安全。

附圖說明

圖1是本實用新型實施例的基于FPGA架構的ETS表決卡的結構示意圖。

具體實施方式

以下結合附圖說明對本實用新型的實施例作進一步詳細描述，但本實施例并不用于限制本實用新型，凡是采用本實用新型的相似結構及其相似變化，均應列入本實用新型的保護范圍，本實用新型中的頓號均表示和的關系。

如圖1所示，本實用新型實施例所提供的一種基于FPGA架構的ETS表決卡，其特征在于：包括FPGA表決模塊U1、IOP處理模塊U2（輸入輸出處理模塊）、第一連接件J1、第二連接件J2；

所述FPGA表決模塊U1設有6路數字信號輸入端口、8路數字信號輸出端口、3路串行通信端口、1路LVDS發送端口（低電壓差分信號發送端口）、10路LVDS接收端口（低電壓差分信號接收端口）；

所述第一連接件J1具有6路數字信號輸入接口、8路數字信號輸出接口，第一連接件J1的6路數字信號輸入接口各經一個數字信號傳輸通道DI分別接到FPGA表決模塊U1的6路數字信號輸入端口，FPGA表決模塊U1的8路數字信號輸出端口各經一個數字信號傳輸通道DO分別接到第一連接件J1的8路數字信號輸出接口；

所述第二連接件J2具有3路串行通信接口、1路LVDS發送接口、10路LVDS接收端口，第二連接件J2的3路串行通信接口各經一個串行通道C1分別接到FPGA表決模塊U1的3路串行通信端口，FPGA表決模塊U1的LVDS發送端口經一LVDS傳輸通道L_TX接到第二連接件J2的LVDS發送接口，第二連接件J2的10路LVDS接收端口各經一個LVDS傳輸通道L_RX分別接到FPGA表決模塊U1的10路LVDS接收端口；