[實用新型]一種集成電路密封環

有效

• 申請號: 201621285071.1
• 申請日: 2016-11-28
• 公開（公告）號: CN206225359U
• 公開（公告）日: 2017-06-06
• 發明（設計）人: 何云;劉桂芝
• 申請（專利權）人: 上海南麟電子股份有限公司
• 主分類號: H01L23/58
• 分類號: H01L23/58;H01L23/64
• 代理公司: 上海光華專利事務所31219
• 代理人: 余明偉

技術領域

本實用新型涉及半導體制造領域，特別是涉及一種集成電路密封環。

背景技術

在半導體制造工藝中，通過光刻、刻蝕以及沉積等工藝可以在半導體襯底上形成包括半導體有源器件以及設置在器件上的互連結構的半導體芯片。通常，在一片晶圓上可以形成多個芯片，最后再將這些芯片從晶圓上切割下來，通過封裝工藝，形成集成電路。

在切割芯片的過程中，切割刀片所產生的應力會對芯片的邊緣造成損害，甚至會導致芯片發生崩裂。現有技術中，為了防止芯片在切割時受到損傷，在集成電路內部電路的有源器件區域外圍設置密封環，該密封環可以阻擋切割刀片產生的應力造成有源器件區域不想要的應力破裂，并且芯片的密封環可以阻擋水汽滲透和離子污染造成的影響。

如圖1所示，在密封環和有源器件區之間設置有環狀的緩沖區，以形成有源器件區到密封環的過度，密封環的外圍設置有用于分割芯片的劃片槽。如圖2所示為沿AA’方向切割后密封環的縱向結構圖，包括襯底100，該襯底可以為P型材料襯底或N型材料襯底；所述襯底100的中摻雜了濃度高于襯底材料的同類型雜質，以形成摻雜區101；以及形成于所述摻雜區101上的介質層和金屬層的疊層結構。在本實施例中，選用P型襯底及p型重摻雜區，所述摻雜區用于降低密封環同晶圓襯底之間的接觸電阻；M1，M2，M3分別為第一金屬層，第二金屬層，第三金屬層，隨著集成電路的電路復雜程度，金屬層可以大于三層，一般稱其最上層為頂層金屬層；102a、102b、102c為介質層，在集成電路中用于絕緣相鄰金屬層；第一金屬層M1與摻雜區101之間的接觸孔為C，第一金屬層M1與第二金屬層M2之間的接觸孔為V1，第二金屬層M2與第三金屬層M3之間的接觸孔為V2，以此類推。

密封環通常由金屬層-金屬通孔層-有源區組成，不具有多晶硅結構，在具有大寬度的保護環的集成電路中可能很難滿足多晶硅密度要求，在化學-機械拋光(CMP)操作期間會導致不平坦的表面包絡。

在集成電路電路設計中，一般需要用到MOS(金屬氧化物半導體)晶體管電容或PIP(Poly-Insolator-Poly多晶硅-絕緣層-多晶硅)電容或MIM(Metal-Insolator-Metal，金屬-絕緣層-金屬)電容，電容的兩端分別接集成電路中的高電位和集成電路地的低電位，用于濾波，濾出高電位上附帶的高頻小信號，降低其交流波紋系數，提升電路的穩定性。由于集成電路中每單位方塊的電容值不是很大，一般典型值在0.5fF每平方微米到5fF每平方微米之間，因此，上述濾波電容會占用一定的集成電路面積，帶來成本的增加。

因此，如何同時解決密封環的多晶硅密度要求和電容占用版圖面積大的問題，已成為本領域技術人員亟待解決的問題之一。

實用新型內容

鑒于以上所述現有技術的缺點，本實用新型的目的在于提供一種集成電路密封環，用于解決現有技術中密封環不滿足多晶硅密度要求和電容占用版圖面積大等問題。

為實現上述目的及其他相關目的，本實用新型提供一種集成電路密封環，所述集成電路密封環至少包括：

襯底層；

形成于所述襯底層中的摻雜區；

形成于所述摻雜區上的介質層和金屬層的疊層結構，各金屬層及所述摻雜區通過連接孔實現電性連接；

以及，

形成于所述疊層結構中的電容器，所述電容器的第一極板及第二極板分別通過所述疊層結構中的金屬層及緩沖區中的金屬層與襯底及內部電路連接。

優選地，所述襯底層為P型襯底，所述摻雜區為P型摻雜。

優選地，所述襯底層為N型襯底，所述摻雜區為N型摻雜。

優選地，所述電容器為MOS電容，所述電容器的第一極板為形成于所述摻雜區與所述疊層結構中的底層金屬層之間的第一多晶硅，所述電容器的第二極板為所述摻雜區。

優選地，所述電容器為PIP電容，所述電容器的第一極板及第二極板為形成于所述疊層結構中任意相鄰兩層金屬層之間，或形成于所述摻雜區與所述疊層結構中的底層金屬層之間的第二多晶硅及第三多晶硅，所述第二多晶硅及所述第三多晶硅垂直分布。

優選地，所述電容器為MIM電容，所述電容器的第一極板為形成于所述疊層結構中任意相鄰兩層金屬層之間的金屬板，所述電容器的第二極板為所述疊層結構中與所述金屬板鄰近的金屬層。

優選地，所述介質層的材料為二氧化硅或氮化硅。

優選地，所述金屬層的材料為銅或鋁。

如上所述，本實用新型的集成電路密封環，具有以下有益效果：