[實用新型]一種TDDB測試結構

有效

• 申請號: 201621192272.7
• 申請日: 2016-11-03
• 公開（公告）號: CN206134675U
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 王鍇;楊麗娟
• 申請（專利權）人: 中芯國際集成電路制造（北京）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544
• 代理公司: 上海光華專利事務所31219
• 代理人: 王華英

技術領域

本實用新型涉及半導體測試領域，特別是涉及一種針對多晶硅層與第一金屬線層之間的TDDB測試結構。

背景技術

當在器件上加恒定的電壓，使器件處于電荷積累狀態，經過一段時間后，器件中的介電層就會擊穿，這期間經歷的時間就是在該條件下的壽命，也就是一般所說的與時間相關電介質擊穿(time dependent dielectric breakdown，TDDB)，在后段制程(The back end of line，BEOL)中，TDDB是衡量金屬介質層(inter-metal-dielectrics，IMD)以及半導體器件穩定性的關鍵因素之一。

在低介電常數k的電介質材料被引入到BEOL工藝后，介質經時擊穿特性在互連中需要考慮和測試，特別是在技術特征尺寸低于45nm的時候。金屬線層間介質經時擊穿的數據通常使用“梳-梳”或“梳-蛇”形測試結構測得，也用于測試MOM電容結構的層間電介質。

對于多晶硅(Poly)與第一金屬線層之間的介質經時擊穿的可靠性測試結構，如圖1和圖2所示，通常使用“梳-梳”狀的測試結構，且第一金屬線層1’堆棧于多晶硅條2’之上。但是現有的針對多晶硅條層與第一金屬線層之間的TDDB測試結構都不能真實反映芯片中介質經時擊穿的性能，具體的原因如下：

1、實驗數據顯示，測試結構中的層間介質層通常要比芯片器件中的層間介質層厚，由于測試結構和真正芯片器件中的層間介質層的厚度不一致，例如，在測試結構中的層間介質層厚度是80um，而在實際芯片中可能只有45nm，所以，TDDB特性不能被正確合理的反映，測試得出的結果通常會比真實的性能要好。

2、由于測試結構中所有的多晶硅條是直接位于淺溝槽隔離區(STI)上的，多晶硅表面是非常平坦的，而在實際的芯片中，多晶硅表面是高低不平的，特別是在淺溝槽隔離區和有源區的交界處，所以，多晶硅與第一金屬線層之間的介質層厚度在測試結構由于具有很平坦的表面而比真實芯片中的介質層厚度均勻。

實用新型內容

鑒于以上所述現有技術的缺點，本實用新型的目的在于提供一種針對多晶硅層與第一金屬線層之間的TDDB測試結構，用于解決現有技術中的測試結構不能真實反映芯片中介質經時擊穿可靠性的問題。

為實現上述目的，本實用新型提供一種TDDB測試結構，包括：襯底；多個有源區，形成于所述襯底上；淺溝槽隔離區，位于所述有源區兩側，適于將相鄰兩個所述有源區隔離；多晶硅條，相互平行且呈指狀分布，所述多晶硅條沉積于所述有源區和/或所述淺溝槽隔離區上；第一金屬線層，位于所述多晶硅條上方，且與所述多晶硅條電連接；層間介質層，填充于所述多晶硅條與所述第一金屬線層之間，適于隔離所述多晶硅條與所述第一金屬線層。

于本實用新型的一實施方式中，所述多晶硅條沉積于所述有源區和/或所述淺溝槽隔離區上，包括以下五個部分：第一部分，所述多晶硅條沉積于所述淺溝槽隔離區，且不覆蓋所述淺溝槽隔離區的邊緣；第二部分，所述多晶硅條沉積于所述淺溝槽隔離區，且靠近所述淺溝槽隔離區邊緣的所述多晶硅條的邊緣與所述淺溝槽隔離區的邊緣相重合；第三部分，所述多晶硅條的一部分沉積于所述淺溝槽隔離區，另一部分沉積于所述有源區，且所述多晶硅條覆蓋所述淺溝槽隔離區的邊緣；第四部分，所述多晶硅條沉積于所述有源區，且靠近所述淺溝槽隔離區邊緣的所述多晶硅條的邊緣與所述淺溝槽隔離區的邊緣相重合；第五部分，所述多晶硅條沉積于所述有源區，且不覆蓋所述淺溝槽隔離區的邊緣；

于本實用新型的一實施方式中，在所述第二部分中，所述多晶硅條沉積于大塊的所述淺溝槽隔離區的中部位置，所述多晶硅條外周的所述淺溝槽隔離區內嵌有四個小塊有源區，所述小塊有源區為矩形結構，四個所述小塊有源區分別間隔位于所述多晶硅條底面四條邊的端部，且靠近所述多晶硅條底面四條邊的所述小塊有源區邊緣與所述多晶硅條底面四條邊相重合，靠近所述多晶硅條底面四條邊延長線的所述小塊有源區的邊緣與所述多晶硅條底面四條邊的延長線相重合。

于本實用新型的一實施方式中，在所述第三部分中，包括所述有源區與所述淺溝槽隔離區依次沿著所述多晶硅條長度方向上和寬度方向上設置的兩種結構。