[發明專利]氧化物TFT、其制造方法、使用其的顯示面板和顯示裝置

有效

• 申請號: 201611270971.3
• 申請日: 2016-12-30
• 公開（公告）號: CN107564949B
• 公開（公告）日: 2021-03-12
• 發明（設計）人: 裵鐘旭;張容豪;裵俊賢;智光煥;尹弼相;盧智龍
• 申請（專利權）人: 樂金顯示有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/423;H01L29/66;H01L29/786;H01L27/12
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 蔡勝有;譚天

相關申請的交叉引用

本申請要求2016年6月30日提交的大韓民國專利申請第10-2016-0083097號的權益，其通過引用合并到本文中，就好像在本文中闡述一樣。

技術領域

本發明涉及共平面(coplanar)型氧化物薄膜晶體管(TFT)、其制造方法以及使用其的顯示面板和顯示裝置。

背景技術

平板顯示(FPD)裝置應用于各種電子裝置，例如便攜式電話、平板個人計算機(PC)、筆記本計算機、監視器等。FPD裝置的示例包括液晶顯示器(LCD)、等離子體顯示面板(PDP)裝置、有機發光顯示裝置等。近來，電泳顯示(EPD)裝置正被廣泛使用作為一種類型的FPD裝置。

在FPD裝置中，LCD裝置通過使用液晶來顯示圖像，并且有機發光顯示裝置使用自發光的自發光裝置。

構成顯示裝置的顯示面板包括用于顯示圖像的多個開關元件。開關元件可以配置有薄膜晶體管(TFT)。每個TFT可以由非晶硅(a-Si)、多晶硅或氧化物形成。由氧化物形成的TFT被稱為氧化物TFT。

圖1是示出了制造相關技術的共平面型氧化物TFT的工藝的示例性圖。

首先，如圖1(a)所示，在基板11上涂覆有緩沖層12，在緩沖層的上側上涂覆有氧化物半導體13，在氧化物半導體13上涂覆有柵極絕緣層14，并且在柵極絕緣層14的上側上堆疊有圖案化柵電極15。在通過使用柵電極15作為掩模來蝕刻柵極絕緣層14時，如圖1(b)所示，氧化物半導體13的一部分露出。

在這種情況下，如圖1(b)所示，在將等離子體照射到氧化物半導體13的露出部分上時，露出區變得導電，因此形成了氧化物TFT的第一電極16和第二電極17。第一電極16和第二電極17中的一個是氧化物TFT的源極，第一電極16和第二電極17中的另一電極是氧化物TFT的漏極。

如上所述，通過干蝕刻工藝蝕刻柵極絕緣層14，然后通過等離子體處理使氧化物半導體13的露出部分變得導電，由此制造相關技術的共平面型氧化物TFT的第一電極16和第二電極17。

然而，由于通過干蝕刻工藝來蝕刻柵極絕緣層14以形成第一電極16和第二電極17，在干蝕刻工藝中對緩沖層12進行了蝕刻，因此，在氧化物半導體13a和緩沖層12之間可能產生階梯高度K。由于該階梯高度K，所以在第一電極16第二電極17之間的連接的線中可能發生短路缺陷。

此外，在后續工藝中在沉積絕緣層時，由于臺階高度K，可能發生臺階覆蓋問題，并且柵電極15和漏極可能彼此短路，導致短路缺陷。因此，TFT的可靠性降低。

此外，當柵極絕緣層14被過蝕刻時，緩沖層12的一部分可能被損壞或去除。

此外，如果在基板11與緩沖層12之間提供用于阻擋光的遮光層，并且柵極絕緣層14和緩沖層12被過蝕刻，則遮光層可能被露出或者厚度可能減小，導致遮光層與柵電極15之間的短路。

因此，為了制造相關技術的共平面型氧化物TFT，應當通過干蝕刻工藝蝕刻柵極絕緣層14，并且由于這種干蝕刻工藝，可能會產生各種類型的缺陷。

發明內容

因此，本公開涉及提供一種基本上避免了由于相關技術的限制和缺陷而引起的一個或更多個問題的共平面型氧化物薄膜晶體管(TFT)、其制造方法以及使用其的顯示面板和顯示裝置。

本公開的一個方面涉及提供一種共平面型氧化物TFT、其制造方法以及使用其的顯示面板和顯示裝置，其中，在由氧化物半導體形成的半導體層的端部處設置有第一導電部和第二導電部，第一導電部和第二導電部電連接到第一電極和第二電極，并且被柵極絕緣層覆蓋。

本發明的另外的優點和特征將在下面的描述中部分地闡述，并且部分地對于本領域普通技術人員在研究以下內容時變得明顯，或者可以從本發明的實踐中獲知。本發明的目的和其他優點可以通過在書面描述及其權利要求以及附圖中具體指出的結構來實現和獲得。

為了實現這些和其他優點，并且根據本發明的目的，如在此具體實施和廣泛描述的，提供了一種共平面氧化物TFT，其包括：設置在緩沖層上的半導體層，所述半導體層包含氧化物半導體；覆蓋所述半導體層和所述緩沖層的柵極絕緣層；柵電極，其設置在所述柵極絕緣層上并且與所述半導體層的一部分交疊；以及覆蓋所述柵極和所述柵極絕緣層的鈍化層，其中半導體層的與柵極交疊的區域的電阻不同于除了所述交疊區域之外的區域的電阻。