[發明專利]一種極低漏電模擬開關、芯片及通信終端

有效

• 申請號: 201611269197.4
• 申請日: 2016-12-31
• 公開（公告）號: CN106656132B
• 公開（公告）日: 2023-08-04
• 發明（設計）人: 林升;白云芳
• 申請（專利權）人: 唯捷創芯(天津)電子技術股份有限公司
• 主分類號: H03K17/687
• 分類號: H03K17/687
• 代理公司: 北京汲智翼成知識產權代理事務所(普通合伙) 11381
• 代理人: 陳曦;杜梁緣

1.一種極低漏電模擬開關，其特征在于包括兩個模擬開關、兩個單刀雙擲開關、一倍電壓緩沖器、NMOS晶體管和PMOS晶體管；其中，

第一模擬開關串聯在極低漏電模擬開關的輸入端和節點(X)之間，由信號Φ+控制；當信號Φ+為高電平時，所述第一模擬開關閉合，否則斷開；

第二模擬開關串聯在節點(X)和一倍電壓緩沖器的輸出端之間，由信號Φ－控制；當信號Φ－為高電平時，所述第二模擬開關閉合，否則斷開；

所述NMOS晶體管和所述PMOS晶體管的源極均連接節點(X)，漏極均連接極低漏電模擬開關的輸出端；

所述NMOS晶體管的柵極連接信號Φ+，襯底連接第一單刀雙擲開關的第三端口；第一單刀雙擲開關的第一端口和第二端口分別連接地和所述一倍電壓緩沖器的輸出端；

所述PMOS晶體管的襯底連接第二單刀雙擲開關的第三端口，第二單刀雙擲開關的第一端口和第二端口分別連接電源和一倍電壓緩沖器的輸出端；

所述一倍電壓緩沖器的輸出端連接極低漏電模擬開關的輸出端；

其中，在雙阱工藝中，使用N阱和深N阱將一塊P型襯底從整體P型襯底中隔離出來，使被N阱和深N阱隔離的所述P型襯底的電位與整體P型襯底不同，并且被隔離的所述P型襯底連接到所述一倍電壓緩沖器的輸出端。

2.如權利要求1所述的極低漏電模擬開關，其特征在于：

所述信號Φ+和所述信號Φ－互為反相。

3.如權利要求1或2所述的極低漏電模擬開關，其特征在于：

當所述信號Φ+為高電平時，第一單刀雙擲開關和第二單刀雙擲開關的第三端口連接到第一端口，所述極低漏電模擬開關閉合；反之連接到第二端口，所述極低漏電模擬開關斷開。

4.如權利要求3所述的極低漏電模擬開關，其特征在于：

當所述信號Φ+為高電平時，所述信號Φ－為低電平，此時第一模擬開關閉合，第二模擬開關斷開，所述NMOS晶體管和所述PMOS晶體管的襯底分別連接地和電源，且所述NMOS晶體管和所述PMOS晶體管均導通。

5.如權利要求3所述的極低漏電模擬開關，其特征在于：

當所述信號Φ+為低電平時，所述信號Φ－為高電平，此時第一模擬開關斷開，第二模擬開關閉合，節點(X)與輸入端隔斷，且節點(X)的電壓被一倍電壓緩沖器緩沖至與輸出端相同的電位；所述NMOS晶體管和所述PMOS晶體管均截止，且源、漏兩端的電位相同；所述NMOS晶體管和所述PMOS晶體管的襯底電位被一倍電壓緩沖器緩沖至與輸出端相同，使所述NMOS晶體管和所述PMOS晶體管的源、漏兩端的寄生PN結均處于零偏置狀態。

6.一種集成電路芯片，其特征在于所述集成電路芯片中包括有權利要求1～5中任意一項所述的極低漏電模擬開關。

7.一種通信終端，其特征在于所述通信終端中包括有權利要求1～5中任意一項所述的極低漏電模擬開關。