[發明專利]超結半導體器件的制備方法

在審

• 申請號: 201611250024.8
• 申請日: 2016-12-29
• 公開（公告）號: CN108258045A
• 公開（公告）日: 2018-07-06
• 發明（設計）人: 鐘圣榮;王榮華
• 申請（專利權）人: 無錫華潤華晶微電子有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京博思佳知識產權代理有限公司 11415
• 代理人: 林祥

本發明公開了一種超結半導體器件的制備方法，該方法包括：提供N型襯底；在所述N型襯底上制備超結結構，并將所述超結結構入庫存儲；獲取預制的所述超結結構，在所述超結結構上進行表面DMOS的制備。本發明將制造周期分為超結結構制備和表面DMOS制備兩部分，制備后的超結結構可以供所有超結產品使用，后續根據客戶需求選擇特定產品類型進行產品制備，從而可以減少產品出貨周期，提高生產效率。

技術領域

本發明涉及半導體技術領域，尤其涉及一種超結半導體器件的制備方法。

背景技術

常規結構的VDMOS(vertical double-diffusion metal-oxide-semiconductor，垂直雙擴散金屬-氧化物半導體場效應晶體管)隨著擊穿電壓的提高，外延層電阻率和厚度需要增大，導致導通電阻將會很大，導通電阻與擊穿電壓關系為：R∝BV^2.5，這就是通常所說的‘硅極限’。為了減小導通電阻或者突破硅極限，目前主要采用超結半導體器件。

目前業界所采用的制造技術，每個產品都是先經過超結結構的制備再進行表面器件結構的制備，該超結半導體器件制備根據訂單選擇產品光刻版，現有制造方法生產周期長，效率低，成本高。

發明內容

有鑒于此，本發明提出了一種生產周期較短的超結半導體器件的制備方法以解決上述技術問題。

為了上述目的，本發明所采用的技術方案為：

根據本公開的實施例，提出了一種超結半導體器件的制備方法，包括：

提供N型襯底；

在所述N型襯底上制備超結結構，并將所述超結結構入庫存儲；

獲取預制的所述超結結構，在所述超結結構上進行表面DMOS的制備。

本發明制備方法的進一步改進在于，所述在所述N型襯底上制備超結結構，包括：

在所述N型襯底上層疊制備多個導電類型摻雜本體；

經過高溫處理，以使所述多個導電類型摻雜本體內的不同雜質交替擴散。

本發明制備方法的進一步改進在于，所述在所述N型襯底上制備超結結構，還包括：

在頂層的所述導電類型摻雜本體上生長N型摻雜層。

本發明制備方法的進一步改進在于，制備所述導電類型摻雜本體，包括：

生長N型外延層；

在所述N型外延層上印刷光刻膠，并利用光刻版對所述N型外延層進行光刻，以使所述N型外延層上構成設定的曝光圖形；

在所述曝光圖形內注入P型雜質，并去除光刻膠。

本發明制備方法的進一步改進在于，所述N型襯底的厚度為500μm～700μm，電阻率為0.001Ω.cm～0.02Ω.cm。

本發明制備方法的進一步改進在于，所述在所述N型襯底上制備超結結構，包括：

在所述N型襯底上生長N型外延層；

在所述N型外延層上生長氧化層；

在所述氧化層上印刷光刻膠，并利用光刻版對所述N型外延層進行光刻，以使N型外延層上構成設定的曝光圖形；

對所述曝光圖形進行深槽刻蝕；

在深槽內填充P型摻雜層，并對所述P型摻雜層的表面進行化學機械拋光處理。

本發明制備方法的進一步改進在于，所述在所述N型襯底上制備超結結構，還包括：

在所述N型外延層及所述P型摻雜層上生長N型摻雜層。