[發明專利]半導體元件及其制作方法

在審

• 申請號: 201611249424.7
• 申請日: 2016-12-29
• 公開（公告）號: CN108257959A
• 公開（公告）日: 2018-07-06
• 發明（設計）人: 王永銘;劉立偉;詹書儼;永井享浩;詹電鍼;林哲平
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種制作半導體元件的方法，包含：

提供一基底；

形成一溝槽于該基底內；

進行一離子注入制作工藝，將離子注入該溝槽底部的該基底中；

進行一現場蒸氣成長制作工藝以形成一柵極介電層于該溝槽內；

形成一柵極電極于該柵極介電層上；以及

形成一摻雜區于該柵極電極兩側的該基底內。

2.如權利要求1所述的方法，其中該離子注入制作工藝所注入的離子包含氮離子或氧離子。

3.如權利要求1所述的方法，其中該現場蒸氣成長制作工藝的溫度介于攝氏1000度至攝氏1050度。

4.如權利要求1所述的方法，其中該現場蒸氣成長制作工藝的壓力介于5托至20托。

5.如權利要求1所述的方法，另包含形成一硬掩模于該柵極電極上。

6.如權利要求5所述的方法，其中該硬掩模的上表面切齊該柵極介電層及該基底的上表面。

7.如權利要求1所述的方法，其中位于該摻雜區底部以上的該柵極介電層具有一第一厚度而位于該摻雜區底部以下的該柵極介電層具有一第二厚度。

8.如權利要求7所述的方法，其中該第一厚度大于該第二厚度。

9.一種半導體元件，包含：

柵極電極，埋設于一基底內；

摻雜區，設于該柵極電極兩側的該基底內；以及

柵極介電層，設于該柵極電極及該摻雜區之間，其中位于該摻雜區底部以上的該柵極介電層具有一第一厚度而位于該摻雜區底部以下的該柵極介電層具有一第二厚度。

10.如權利要求9所述的半導體元件，另包含一硬掩模于該柵極電極上。

11.如權利要求10所述的半導體元件，其中該硬掩模的上表面切齊該柵極介電層及該基底的上表面。

12.如權利要求9所述的半導體元件，其中該柵極電極包含；

導電層，設于該柵極介電層上；以及

金屬層，設于該導電層上。

13.如權利要求12所述的半導體元件，其中該導電層包含氮化鈦。

14.如權利要求12所述的半導體元件，其中該金屬層包含鎢。

15.如權利要求9所述的半導體元件，其中該第一厚度大于該第二厚度。